Active-HDL environment Verilog language floating-point adders timing diagrams временные диаграммы среда Active-HDL суммирующие устройства чисел с плавающей запятой UDC 519.688 alignment difference arithmetic multi‑row codes carry organization code ordering convolution operation model digit slice digital device modeling hardware cost modeling operational element processed bit domain УДК 519.688 аппаратные затраты арифметические многорядные коды выравнивающая разность моделирование моделирование цифровых устройств модель операции свертки область обрабатываемых битов операционный элемент организация переноса