Показ
1 - 2
результатів із
2
Перейти до змісту
Логін
Мова
English
Deutsch
Українська
Харвестер відкритої науки НАН України
Всі поля
Назва
Назва журналу
Автор
Предмет
Опис
Тег
Full text
Знайти
Розширений
Автор
Shapo, F. S.
Результати пошуку - Shapo, F. S.
Показ
1 - 2
результатів із
2
Уточнити результати
Сортувати
Релевантність
Дата у спадаючому порядку
Дата у зростаючому порядку
Шифр
Автор
Назва
Е-пошта
Експорт
Друк
bulk_save_button
select_all_on_page
Вибрати результат під номером 1
1
Модель сумматора с параллельным выполнением микроопераций
за авторством
Paulin, O. N.
,
Shapo, F. S.
,
Sinegub, N. I.
Опубліковано 2005
Отримати повний текст
Стаття
standalone_record_link
Додати у Вибране
Збережено в:
Вибрати результат під номером 2
2
Проектирование сумматоров в среде Active-HDL с предварительным анализом характеристик
за авторством
Paulin, O. N.
,
Shapo, F. S.
,
Sinegub, N. I.
,
Poleschuk, S. O.
Опубліковано 2007
Отримати повний текст
Стаття
standalone_record_link
Додати у Вибране
Збережено в:
Е-пошта
Експорт
Друк
bulk_save_button
select_all_on_page
Інструменти для пошуку:
Отримати RSS-стрічку
Відправити пошук е-поштою
Пов'язані теми
Active-HDL environment
Verilog language
floating-point adders
timing diagrams
временные диаграммы
среда Active-HDL
суммирующие устройства чисел с плавающей запятой
alignment difference
digital device modeling
hardware cost
modeling
аппаратные затраты
выравнивающая разность
моделирование
моделирование цифровых устройств
язык VERILOG
язык Verilog
