Методика аппаратно-программной реализации адаптивного нейросетевого ПИД-регулятора на FPGA-кристалле
Запропоновано методику апаратно-програмної реалізації адаптивного нейромережевого ПІД-регулятора на FPGA-кристалі. Наведено покроковий алгоритм синтезу такого регулятора, представлено його модель в System Generator for DSP та виконано розрахунки оптимальності розрядної сітки даних, що забезпечують п...
Збережено в:
| Дата: | 2011 |
|---|---|
| Автори: | , , , |
| Формат: | Стаття |
| Мова: | Russian |
| Опубліковано: |
Інститут кібернетики ім. В.М. Глушкова НАН України
2011
|
| Назва видання: | Проблемы управления и информатики |
| Теми: | |
| Онлайн доступ: | https://nasplib.isofts.kiev.ua/handle/123456789/207302 |
| Теги: |
Додати тег
Немає тегів, Будьте першим, хто поставить тег для цього запису!
|
| Назва журналу: | Digital Library of Periodicals of National Academy of Sciences of Ukraine |
| Цитувати: | Методика аппаратно-программной реализации адаптивного нейросетевого ПИД-регулятора на FPGA-кристалле / П.И. Кравец, Т.И. Лукина, В.А. Жеребко, В.Н. Шимкович // Проблемы управления и информатики. — 2011. — № 2. — С. 130–136. — Бібліогр.: 8 назв. — рос. |
Репозитарії
Digital Library of Periodicals of National Academy of Sciences of Ukraine| id |
irk-123456789-207302 |
|---|---|
| record_format |
dspace |
| spelling |
irk-123456789-2073022025-10-06T00:08:39Z Методика аппаратно-программной реализации адаптивного нейросетевого ПИД-регулятора на FPGA-кристалле Методика апаратно-програмної реалізації адаптивного нейромережевого ПІД-регулятора на FPGA-кристалі Methods of Hardware and Software Realization of Adaptive Neural Network PID Controller on FPGA-Chip Кравец, П.И. Лукина, Т.И. Жеребко, В.А. Шимкович В.Н. Технические средства для измерений и управления Запропоновано методику апаратно-програмної реалізації адаптивного нейромережевого ПІД-регулятора на FPGA-кристалі. Наведено покроковий алгоритм синтезу такого регулятора, представлено його модель в System Generator for DSP та виконано розрахунки оптимальності розрядної сітки даних, що забезпечують правильність функціонування ПІД-регулятора. The methods of hardware and software implementation of adaptive neural network PID controller on FPGA-chip is сonsidered, the stepwise algorithm of such controller synthesis is presented, the model of the controller is presented in the System Generator for DSP, calculations of optimal bit network of data, which ensure correct operation of the PID controller. 2011 Article Методика аппаратно-программной реализации адаптивного нейросетевого ПИД-регулятора на FPGA-кристалле / П.И. Кравец, Т.И. Лукина, В.А. Жеребко, В.Н. Шимкович // Проблемы управления и информатики. — 2011. — № 2. — С. 130–136. — Бібліогр.: 8 назв. — рос. 0572-2691 https://nasplib.isofts.kiev.ua/handle/123456789/207302 681.51 10.1615/JAutomatInfScien.v43.i4.80 ru Проблемы управления и информатики application/pdf Інститут кібернетики ім. В.М. Глушкова НАН України |
| institution |
Digital Library of Periodicals of National Academy of Sciences of Ukraine |
| collection |
DSpace DC |
| language |
Russian |
| topic |
Технические средства для измерений и управления Технические средства для измерений и управления |
| spellingShingle |
Технические средства для измерений и управления Технические средства для измерений и управления Кравец, П.И. Лукина, Т.И. Жеребко, В.А. Шимкович В.Н. Методика аппаратно-программной реализации адаптивного нейросетевого ПИД-регулятора на FPGA-кристалле Проблемы управления и информатики |
| description |
Запропоновано методику апаратно-програмної реалізації адаптивного нейромережевого ПІД-регулятора на FPGA-кристалі. Наведено покроковий алгоритм синтезу такого регулятора, представлено його модель в System Generator for DSP та виконано розрахунки оптимальності розрядної сітки даних, що забезпечують правильність функціонування ПІД-регулятора. |
| format |
Article |
| author |
Кравец, П.И. Лукина, Т.И. Жеребко, В.А. Шимкович В.Н. |
| author_facet |
Кравец, П.И. Лукина, Т.И. Жеребко, В.А. Шимкович В.Н. |
| author_sort |
Кравец, П.И. |
| title |
Методика аппаратно-программной реализации адаптивного нейросетевого ПИД-регулятора на FPGA-кристалле |
| title_short |
Методика аппаратно-программной реализации адаптивного нейросетевого ПИД-регулятора на FPGA-кристалле |
| title_full |
Методика аппаратно-программной реализации адаптивного нейросетевого ПИД-регулятора на FPGA-кристалле |
| title_fullStr |
Методика аппаратно-программной реализации адаптивного нейросетевого ПИД-регулятора на FPGA-кристалле |
| title_full_unstemmed |
Методика аппаратно-программной реализации адаптивного нейросетевого ПИД-регулятора на FPGA-кристалле |
| title_sort |
методика аппаратно-программной реализации адаптивного нейросетевого пид-регулятора на fpga-кристалле |
| publisher |
Інститут кібернетики ім. В.М. Глушкова НАН України |
| publishDate |
2011 |
| topic_facet |
Технические средства для измерений и управления |
| url |
https://nasplib.isofts.kiev.ua/handle/123456789/207302 |
| citation_txt |
Методика аппаратно-программной реализации адаптивного нейросетевого ПИД-регулятора на FPGA-кристалле / П.И. Кравец, Т.И. Лукина, В.А. Жеребко, В.Н. Шимкович // Проблемы управления и информатики. — 2011. — № 2. — С. 130–136. — Бібліогр.: 8 назв. — рос. |
| series |
Проблемы управления и информатики |
| work_keys_str_mv |
AT kravecpi metodikaapparatnoprogrammnojrealizaciiadaptivnogonejrosetevogopidregulâtoranafpgakristalle AT lukinati metodikaapparatnoprogrammnojrealizaciiadaptivnogonejrosetevogopidregulâtoranafpgakristalle AT žerebkova metodikaapparatnoprogrammnojrealizaciiadaptivnogonejrosetevogopidregulâtoranafpgakristalle AT šimkovičvn metodikaapparatnoprogrammnojrealizaciiadaptivnogonejrosetevogopidregulâtoranafpgakristalle AT kravecpi metodikaaparatnoprogramnoírealízacííadaptivnogonejromereževogopídregulâtoranafpgakristalí AT lukinati metodikaaparatnoprogramnoírealízacííadaptivnogonejromereževogopídregulâtoranafpgakristalí AT žerebkova metodikaaparatnoprogramnoírealízacííadaptivnogonejromereževogopídregulâtoranafpgakristalí AT šimkovičvn metodikaaparatnoprogramnoírealízacííadaptivnogonejromereževogopídregulâtoranafpgakristalí AT kravecpi methodsofhardwareandsoftwarerealizationofadaptiveneuralnetworkpidcontrolleronfpgachip AT lukinati methodsofhardwareandsoftwarerealizationofadaptiveneuralnetworkpidcontrolleronfpgachip AT žerebkova methodsofhardwareandsoftwarerealizationofadaptiveneuralnetworkpidcontrolleronfpgachip AT šimkovičvn methodsofhardwareandsoftwarerealizationofadaptiveneuralnetworkpidcontrolleronfpgachip |
| first_indexed |
2025-10-07T01:07:41Z |
| last_indexed |
2025-10-07T01:07:41Z |
| _version_ |
1845283270297649152 |
| fulltext |
© П.И. КРАВЕЦ, Т.И. ЛУКИНА, В.А. ЖЕРЕБКО, В.Н. ШИМКОВИЧ, 2011
130 ISSN 0572-2691
УДК 681.51
П.И. Кравец, Т.И. Лукина, В.А. Жеребко, В.Н. Шимкович
МЕТОДИКА АППАРАТНО-ПРОГРАММНОЙ
РЕАЛИЗАЦИИ АДАПТИВНОГО НЕЙРОСЕТЕВОГО
ПИД-РЕГУЛЯТОРА НА FPGA-КРИСТАЛЛЕ
Введение
Бурное развитие и достижения нейрокибернетики за последние десятилетия
обусловили значительный интерес ученых к внедрению нейротехнологий в си-
стемы управления [1, 2]. В настоящее время основным методом реализации
нейросетевых систем управления является программный, с использованием ком-
пьютерной техники или специализированных контроллеров, построенных на их
базе. Главная проблема — значительные затраты времени на обучение нейросете-
вых структур системы управления [2–4], что значительно сужает круг практиче-
ских реализаций систем управления динамическими объектами (за исключением
очень медленных процессов), особенно в тех случаях, где возникают задачи адап-
тации нейросетевых структур в реальном времени процесса функционирования
объекта управления.
Рекуррентность и последовательность действий процедуры адаптации (обуче-
ния) нейросети при ее программной реализации на всем множестве настраиваемых
параметров не позволяют полностью решить проблему быстродействия процедуры
обучения нейросетевых структур в реальном времени. Единственная альтернатива
этому — распараллеливание процедуры обучения внутренних элементов нейросе-
тевых структур. Такие возможности появляются при аппаратно-программной
реализации нейросетевых структур построенных, например, на нейрочипах field-
programmable gate array — FPGA (программируемых логических интегрирован-
ных структурах — ПЛИС) [5, 6]. Предыдущие результаты аппаратно-програм-
мной реализации нейросетевого ПИД-регулятора приведены в [7].
Известно, что наиболее используемыми в системах управления в настоящее
время являются ПИД-регуляторы. Они просты для понимания, надежны и эффек-
тивны в большинстве систем управления, но при этом нужно знать модель объек-
та управления и ее параметры. Если же объект меняет свои свойства, то качество
управления в системах с ПИД-регуляторами также изменяется, и для его восста-
новления требуется изменение параметров настройки регулятора.
Результаты исследований [1, 2, 7] показали более высокую эффективность ра-
боты нейросетевых ПИД-регуляторов в условиях изменения свойств объектов управ-
ления по сравнению с их классической реализацией на микроконтроллерах, но при
значительных изменениях свойств объекта они также требуют перенастройки.
В работе [7] представлена методика синтеза простого нейросетевого ПИД-
регулятора, реализованного на ПЛИС и обладающего всеми преимуществами
и недостатками нейросетевых регуляторов. В данной работе рассмотрена методи-
ка синтеза адаптивного нейросетевого ПИД-регулятора, реализованного на ПЛИС
и обладающего свойствами самонастройки и адаптации.
Постановка задачи
Адаптивный нейросетевой ПИД-регулятор реализует функции самонастрой-
ки и адаптации путем подстройки весовых коэффициентов )(kwi нейросетевой
структуры, на которой он реализован. На рис. 1 изображена схема системы управ-
ления с адаптивным нейросетевым ПИД-регулятором.
Международный научно-технический журнал
«Проблемы управления и информатики», 2011, № 2 131
r (k)
y (k)
u (k)
x1
x2
x3
F
w1
w2
w3
K
u (k)
ОУ y (k)
z
1
Рис. 1
Здесь )(kr — заданное регулирование; )(ku — выходной сигнал регулятора;
)(ky — выход объекта (системы); k — порядковый номер отсчета дискретного
времени; K — коэффициент усиления нейрона; ОУ — объект управления;
321 ,, xxx — входы нейрона; F — блок, который вычисляет значения :,, 321 xxx
,
)2()1(2)()(
)1()()(
)()()()(
3
2
1
kekekekx
kekekx
kykrkekx
(1)
а также реализует алгоритм адаптации весовых коэффициентов )(kwi согласно
одному из известных алгоритмов обучения.
Согласно структурной схеме, приведенной на рис. 1, выходной сигнал
нейросетевого ПИД-регулятора формируется в соответствии с выражением
,)()()1()(
3
1
i
ii kxkwKkuku (2)
где )(kwi — весовые коэффициенты соответствующего входа ),(kxi K — коэф-
фициент усиления нейрона.
Для адаптации весовых коэффициентов нейросетевого ПИД-регулятора
наиболее простыми в реализации и достаточно эффективными являются алгоритм
Хебба и алгоритм, основанный на методе наименьших квадратов (МНК).
Согласно алгоритму Хебба каждый весовой коэффициент )(kwi соотносится
с соответствующей корреляционной функцией входа, выхода и ошибки:
),()()1()1( kvkwckw iii (3)
),()()()( kxkukzkv ii (4)
где )(kz — ошибка, );()()( kykrkz — скорость обучения, ;0 c – кон-
станта, .10 c
Изменение весовых коэффициентов с учетом (3) и (4) определяется по формуле
.)()()()()()1()( iiiiii fckxkukz
c
kwckwkwkw
(5)
Частная производная функции ))(),(),(),(( kxkukzkwf iii по )(kwi будет
иметь вид
.))()()(()( kxkukzg
c
kw
w
f
iii
i
i
Тогда уравнение (5) можно записать
.
)(
)(
i
i
i
w
f
ckw
(6)
Согласно уравнению (6) адаптация весовых коэффициентов выполняется
в направлении, противоположном градиенту соответствующей функции ).(if
132 ISSN 0572-2691
В каноническом виде алгоритм обучения Хебба описывается системой
уравнений
,
)()()1()()1(
)()()1()()1(
)()()1()()1(
)(
)(
)(
)()()1()(
333
222
111
3
1
3
1
kxkukKzkwkw
kxkukKzkwkw
kxkukKzkwkw
kw
kw
kw
kxkwKkuku
D
P
I
i
i
i
i
i
ii
(7)
где DPI ,, — скорость обучения интегральной, пропорциональной и диффе-
ренциальной составляющих соответственно.
Алгоритм обучения Хебба позволяет настраивать веса независимо для инте-
гральной, пропорциональной и дифференциальной составляющих адаптивного
нейросетевого ПИД-регулятора.
Другим, не менее эффективным алгоритмом адаптации весовых коэффициен-
тов нейросетевого ПИД-регулятора, является алгоритм на основе МНК. Суть дан-
ного алгоритма заключается в минимизации функции
).1(
2
1
)]1()1([
2
1 22 kzkykrJ
Частная производная для этой функции имеет вид
,
)(
)(
)(
)1(
)1(
)( kw
ku
k
ky
kz
kw
J
ii
а изменение весовых коэффициентов определяется по формуле
.
)(
)(
)(
)1(
)1(
)(
)()1()(
kw
ku
k
ky
kz
kw
J
kwkwkw
i
i
i
iiii
(8)
Подставив уравнения (2) в (8), с учетом (1) получим
.
)(
)1(
)]2()1(2)()[1()(
)(
)1(
)]1()([)1()(
)(
)1(
)()1()(
3
2
1
ku
ky
kekekekKzkw
ku
ky
kekekKzkw
ku
ky
kekKzkw
I
D
P
(9)
Заменим
)(
)1(
ku
ky
на функцию .
)(
)1(
sgn
ku
ky
Тогда в каноническом виде
алгоритм обучения, основанный на МНК, будет иметь вид:
,
)(
)1(
sgn)()()1()()1(
),()()()(
),2()1(2)()(
),1()()(
),()()()(
111
3
2
1
ku
ky
kxkukKzkwkw
kykrkekz
kekekekx
kekekx
kykrkekx
I
Международный научно-технический журнал
«Проблемы управления и информатики», 2011, № 2 133
.)()()1()(
,
)(
)(
)(
,01
,01
)sgn(
,
)(
)1(
sgn)()()1()()1(
,
)(
)1(
sgn)()()1()()1(
3
1
3
1
333
222
i
ii
i
i
i
i
D
P
kxkwKkuku
kw
kw
kw
x
x
x
ku
ky
kxkukKzkwkw
ku
ky
kxkukKzkwkw
Структура адаптивного нейросетевого ПИД-регулятора представлена на рис. 2.
DAC
u(k)
r(k)
y(k)
r(k)
r(k)
ADC
ADC
e(k)
2
2
2
1
4
4
4
5
5
5
K p
2
ПЛИС
Нейроконтроллер
1
1
3
1 1
xcP
xcl
xcD
error
wkD
wkI
wkP
F
Рис. 2
Примечание 1: здесь и ниже (на рис. 3) 1 — z1 (Delay); 2 — sgn (Threshold); 3 — c 1
(Constant); 4 — a /b (Div); 5 — a b (Mult).
Как видно из рисунка, данный регулятор имеет два входа: r(k), y(k) и один вы-
ход: ).(ku Методику реализации адаптивного ПИД-регулятора на FPGA или
ПЛИС представим в виде следующего алгоритма.
Методика реализации адаптивного ПИД-регулятора на FPGA-кристалле
Шаг 1. В программной среде MatLab, используя блоки библиотеки Xilinx
Blocksets [8], построить модель адаптивного ПИД-регулятора, как показано на рис. 3.
Внутренняя структура блоков F, wkP, wkI, wkD представлена на рис. 4, а–г соот-
ветственно.
Out
In r(k)
xcP
xcD
F
1
5
5
5
6
6
6
1
In y(k)
xcI
error
4
4
4
2
2
2
5
5
5
6
6
wkP
wkI
wkD
wkD
wkI
error
wkP
error
u_1
xcP
xcD
u_1
error
u_1
xcI
Рис. 3
134 ISSN 0572-2691
1
r(k) 7
2
y(k)
4
error
1
xcP
7
xcI
2
1
2
7
1
6
xcD
3
error
1
1
3
xiteP 5
u_1
2
xcP
3
5
5
6
1
1
wkP
а б
error
1
3
xiteI 5
u_1
2
xcI
3
5
5
6
1
1
wkI
1
error
1
3
XiteD 5
u_1
2
xcD
3
5
5
6
1
1
wkD
1
в г
Рис. 4
Примечание 2: 6 — a b (AddSub); 7 — (AddSub).
Шаг 2. Определить начальные значения весовых коэффициентов wkP, wkI,
wkD и коэффициента усиления нейрона K. В качестве начального значения весо-
вых коэффициентов, а также значения коэффициента усиления могут быть значе-
ния однонейронного ПИД-регулятора [7].
Шаг 3. Определить разрядности данных. Для этого в соответствии с алго-
ритмом необходимо построить модели, приведенные на рис. 5–7 (рис. 5 — модель
нейросетевого ПИД-регулятора в Matlab; рис. 6, а–г — модели блоков F, wkP,
wkI, wkD соответственно; рис. 7 — модель системы управления с адаптивным
ПИД-регулятором для определения разрядности данных).
Шаг 4. Оценить ресурсы, необходимые для реализации регулятора.
Шаг 5. Выбрать семейство и тип ПЛИС.
Шаг 6. Сгенерировать netlist для аппаратно-программной реализации регуля-
тора на ПЛИС.
F
1
r(k)
2
y(k)
r(k)
xcD y(k)
xcI
error
xcP
xcP
wkP
wkI
wkD
wkI
error
wkP
error
u_1
xcD
u_1
error
u_1
xcI
wkD
|u |
|u |
|u | K
1
1
u(k)
Рис. 5
1
r(k)
2
y(k)
4
error
1
xcP
xcI
2
1
2
1
3
xcD
1
wkP
1
3
xiteP
1
error
2
u_1
3
xcP
1
а б
1
wkI
1
3
xiteI
1
error
2
u_1
3
xcI
1
1
wkD
1
3
xiteD
1
error
2
u_1
3
xcD
1
в г
Рис. 6
Международный научно-технический журнал
«Проблемы управления и информатики», 2011, № 2 135
Рис. 7
136 ISSN 0572-2691
Шаг 7. Провести моделирование про-
цесса регулирования системы управления
с адаптивным нейросетевым ПИД-регуля-
тором (рис. 8).
Сравнение работы адаптивного
нейросетевого ПИД-регулятора и одно-
нейронного ПИД-регулятора, который
представлен в [7] (объект управления
тот же), показывает преимущество пер-
вого ПИД-регулятора при изменении
свойств объекта управления, что иллюстрирует рис. 8.
Заключение
В настоящей публикации описана схема адаптивного нейросетевого ПИД-ре-
гулятора, проведено его исследование, описана методика создания такого регуля-
тора. Полученные в работе результаты сравнительных исследований адаптивного
нейросетевого ПИД-регулятора и однонейронного ПИД-регулятора свидетель-
ствуют о преимуществах первого и целесообразности использования приведенной
методики аппаратно-программной реализации регулятора на FPGA-кристалле, ре-
ализация данного регулятора занимает 2126 логических ячеек.
П.І. Кравець, Т.Й. Лукіна, В.А. Жеребко, В.М. Шимкович
МЕТОДИКА АПАРАТНО-ПРОГРАМНОЇ
РЕАЛІЗАЦІЇ АДАПТИВНОГО НЕЙРОМЕРЕЖЕВОГО
ПІД-РЕГУЛЯТОРА НА FPGA-КРИСТАЛІ
Запропоновано методику апаратно-програмної реалізації адаптивного нейроме-
режевого ПІД-регулятора на FPGA-кристалі. Наведено покроковий алгоритм
синтезу такого регулятора, представлено його модель в System Generator for
DSP та виконано розрахунки оптимальності розрядної сітки даних, що забезпе-
чують правильність функціонування ПІД-регулятора.
P.I. Kravets, T.I. Lukina, V.A. Zherebko, V.N. Shimkovich
METHODS OF HARDWARE AND SOFTWARE
REALIZATION OF ADAPTIVE NEURAL NETWORK
PID CONTROLLER ON FPGA-CHIP
The methods of hardware and software implementation of adaptive neural network
PID controller on FPGA-chip is сonsidered, the stepwise algorithm of such controller
synthesis is presented, the model of the controller is presented in the System Genera-
tor for DSP, calculations of optimal bit network of data, which ensure correct opera-
tion of the PID controller.
1. Сигеру Омату, Марзуки Халид, Рубия Юсоф. Нейроуправление и его приложения. Кн. 2:
Пер. с англ. под ред. А.И. Галушкина, В.А. Птичкина. — М. : ИПРЖР, 2000. — 272 с.
2. Терехов В.А., Ефимов Д.В., Тюкин И.Ю. Нейросетeвые системы управления: Уч. пособие
для вузов. — М. : Высш. шк. 2002. — 183 с.
3. Хайкин С. Нейронные сети: полный курс : 2-е издание. — М. : Вильямс, 2006. — 1104 с.
4. Галушкин А.И. Теория нейронных сетей. Кн. 1. Сер. Нейрокомпьютеры и их применение /
Общ. ред. Л.Я. Галушкина. — М. : ИПРЖР, 2000. — 416 c.
5. Капитанов В.Д., Мистюков В.Г. Построение на ПЛИС фирмы XILINX высокопроизводи-
тельных нейронных сетей. — http://www.khalus.com.ua/data/components/set/publications.html.
6. Алюшин М.В. Аппаратная реализация быстродействующих нейросетей на основе програм-
мируемой логики фирм AMD, ALTERA, XILINX. Часть 2 // Нейроинформатика. — 1999.
— М. : МИФИ. — С. 18–24.
7. Кравець П.І., Жеребко В.А., Шимкович В.М. Методика апаратно-програмної реалізації од-
нонейронного нейромережевого ПІД-регулятора на FPGA / Тез. доп. X міжнар. наук.-
практ. конф. КУСС-2010, 19–21 жовтня 2010 р. — Вінниця, 2010.
8. Xilinx System Generator v2.1. Reference Guide, 2002. — 148 p.
Получено 26.11.2010
0 5 10 15 20 25 30 35 40 45
t, c
0,05
0,15
0,25
0,35
y(t)
0,45
Адаптивный нейросетевой ПИД
Нейросетевой ПИД
Рис. 8
http://www.khalus.com.ua/data/components/set/publications.html
|