Оптимизация логической схемы автомата Мура на CPLD

Предлагается метод уменьшения числа макроячеек PAL в логической схеме микропрограммного автомата Мура. Метод основан на использовании свободных выходов встроенных блоков памяти для представления кодов классов псевдоэквивалентных состояний. Предлагаемый подход позволяет уменьшить аппаратурные затраты...

Повний опис

Збережено в:
Бібліографічні деталі
Дата:2007
Автори: Баркалов, А.А., Матвиенко, А.В., Цололо, С.А.
Формат: Стаття
Мова:Russian
Опубліковано: Інститут кібернетики ім. В.М. Глушкова НАН України 2007
Онлайн доступ:http://dspace.nbuv.gov.ua/handle/123456789/6473
Теги: Додати тег
Немає тегів, Будьте першим, хто поставить тег для цього запису!
Назва журналу:Digital Library of Periodicals of National Academy of Sciences of Ukraine
Цитувати:Оптимизация логической схемы автомата Мура на CPLD / А.А. Баркалов, А.В. Матвиенко, С.А. Цололо // Комп’ютерні засоби, мережі та системи. — 2007. — № 6. — С. 46-51. — Бібліогр.: 10 назв. — рос.

Репозитарії

Digital Library of Periodicals of National Academy of Sciences of Ukraine
id irk-123456789-6473
record_format dspace
spelling irk-123456789-64732010-03-05T12:01:11Z Оптимизация логической схемы автомата Мура на CPLD Баркалов, А.А. Матвиенко, А.В. Цололо, С.А. Предлагается метод уменьшения числа макроячеек PAL в логической схеме микропрограммного автомата Мура. Метод основан на использовании свободных выходов встроенных блоков памяти для представления кодов классов псевдоэквивалентных состояний. Предлагаемый подход позволяет уменьшить аппаратурные затраты без уменьшения призводительности цифровой системы. Method of decrease of number of PAL macrocells in the circuit of Moore FSM is proposed. Method is based on usage of free outputs of embedded memory blocks to represent the codes of the classes of the pseudoequivalent states. Proposed approach permits to decrease the hardware amount without decrease of digital system performance. 2007 Article Оптимизация логической схемы автомата Мура на CPLD / А.А. Баркалов, А.В. Матвиенко, С.А. Цололо // Комп’ютерні засоби, мережі та системи. — 2007. — № 6. — С. 46-51. — Бібліогр.: 10 назв. — рос. 1817-9908 http://dspace.nbuv.gov.ua/handle/123456789/6473 681.324 ru Інститут кібернетики ім. В.М. Глушкова НАН України
institution Digital Library of Periodicals of National Academy of Sciences of Ukraine
collection DSpace DC
language Russian
description Предлагается метод уменьшения числа макроячеек PAL в логической схеме микропрограммного автомата Мура. Метод основан на использовании свободных выходов встроенных блоков памяти для представления кодов классов псевдоэквивалентных состояний. Предлагаемый подход позволяет уменьшить аппаратурные затраты без уменьшения призводительности цифровой системы.
format Article
author Баркалов, А.А.
Матвиенко, А.В.
Цололо, С.А.
spellingShingle Баркалов, А.А.
Матвиенко, А.В.
Цололо, С.А.
Оптимизация логической схемы автомата Мура на CPLD
author_facet Баркалов, А.А.
Матвиенко, А.В.
Цололо, С.А.
author_sort Баркалов, А.А.
title Оптимизация логической схемы автомата Мура на CPLD
title_short Оптимизация логической схемы автомата Мура на CPLD
title_full Оптимизация логической схемы автомата Мура на CPLD
title_fullStr Оптимизация логической схемы автомата Мура на CPLD
title_full_unstemmed Оптимизация логической схемы автомата Мура на CPLD
title_sort оптимизация логической схемы автомата мура на cpld
publisher Інститут кібернетики ім. В.М. Глушкова НАН України
publishDate 2007
url http://dspace.nbuv.gov.ua/handle/123456789/6473
citation_txt Оптимизация логической схемы автомата Мура на CPLD / А.А. Баркалов, А.В. Матвиенко, С.А. Цололо // Комп’ютерні засоби, мережі та системи. — 2007. — № 6. — С. 46-51. — Бібліогр.: 10 назв. — рос.
work_keys_str_mv AT barkalovaa optimizaciâlogičeskojshemyavtomatamuranacpld
AT matvienkoav optimizaciâlogičeskojshemyavtomatamuranacpld
AT cololosa optimizaciâlogičeskojshemyavtomatamuranacpld
first_indexed 2023-10-18T16:35:14Z
last_indexed 2023-10-18T16:35:14Z
_version_ 1796139375012085760