Логічні схеми на одноелектронних транзисторах
A model of a single electron transistor and possibility to simulate conventional CMOS-based logic circuits using single electron transistors are discussed.
Gespeichert in:
| Datum: | 2018 |
|---|---|
| Hauptverfasser: | , |
| Format: | Artikel |
| Sprache: | Ukrainisch |
| Veröffentlicht: |
The National Technical University of Ukraine "Igor Sikorsky Kyiv Polytechnic Institute"
2018
|
| Online Zugang: | https://journal.iasa.kpi.ua/article/view/127316 |
| Tags: |
Tag hinzufügen
Keine Tags, Fügen Sie den ersten Tag hinzu!
|
| Назва журналу: | System research and information technologies |
| Завантажити файл: |  |
Institution
System research and information technologies| _version_ | 1867334331411726336 |
|---|---|
| author | Petrenko, A. Svirin, P. |
| author_facet | Petrenko, A. Svirin, P. |
| author_institution_txt_mv | [
{
"author": "A. Petrenko",
"institution": null
},
{
"author": "P. Svirin",
"institution": null
}
] |
| author_sort | Petrenko, A. |
| baseUrl_str | http://journal.iasa.kpi.ua/oai |
| collection | OJS |
| datestamp_date | 2018-04-11T11:11:24Z |
| description | A model of a single electron transistor and possibility to simulate conventional CMOS-based logic circuits using single electron transistors are discussed. |
| first_indexed | 2025-07-17T10:23:30Z |
| format | Article |
| fulltext |
© А.І. Петренко, П.В. Свірін, 2007
Системні дослідження та інформаційні технології, 2007, № 4 7
TIДC
ПРОГРЕСИВНІ ІНФОРМАЦІЙНІ ТЕХНОЛОГІЇ,
ВИСОКОПРОДУКТИВНІ КОМП’ЮТЕРНІ
СИСТЕМИ
УДК 621.385.832.564.4
ЛОГІЧНІ СХЕМИ НА ОДНОЕЛЕКТРОННИХ ТРАНЗИСТОРАХ
А.І. ПЕТРЕНКО, П.В. СВІРІН
Розглянуто модель одноелектронного транзистора та можливість моделювання
логічних схем, заснованих на стандартних КМОП-схемах, із застосуванням
одноелектронних транзисторів.
ВСТУП
У роботі [1] показано, що в тунельних переходах малої площі між металами
(або виродженими напівпровідниками) при низьких температурах спостері-
гається новий ефект — дискретне тунелювання одиночних носіїв струму
крізь тунельні бар’єри. Суть цього ефекту в тім, що в переходах з малою
власною ємністю C тунелювання одиночного електрону помітно змінює на-
пругу на переході V .
CeV /=∆ , (1)
де e — заряд електрону.
Якщо ця зміна перевищує характерний розмах маскуючих термічних
флуктуацій напруги
eTkV b />∆ , (2)
де bk — стала Больцмана; T — абсолютна температура, то така електро-
статична «кулонівська» взаємодія може встановити істотну кореляцію туне-
лювання окремих електронів аж до чіткого упорядкування дискретизації
тунельних актів.
У цих умовах здається доцільним проаналізувати можливості застосу-
вання ефекту дискретного одноелектронного тунелювання в мікроелектро-
ніці. Проведення такого попереднього аналізу і є метою даної роботи: ком-
бінуючи тунельні переходи малої площі з резисторами та ємностями, можна
створити пристрої, у яких аналогова або цифрова інформація зберігається
і/або обробляється у виді окремих електронів. Такі пристрої можуть мати
винятково високі значення корисних характеристик.
Одноелектронні транзистори (ОЕТ) часто розглядаються як елементи
електронних схем із нанометровими вимірами, що є дуже малими і можуть
реагувати на переміщення окремих електронів. Однак ОЕТ мають низький
коефіцієнт підвищення вихідної напруги, високі вихідні імпеданси та дуже
А.І. Петренко, П.В. Свірін
ISSN 1681–6048 System Research & Information Technologies, 2007, № 4 8
чутливі до фонових зарядів. Через це навряд чи ОЕТ колись замінять тран-
зистори з польовим ефектом у схемах, де необхідний великий коефіцієнт
підвищення напруги або низький вихідний імпеданс. Найбільш вірогідним є
використання ОЕТ у чутливих до зарядів схемах (зчитування з малоелект-
ронної пам’яті, із зарядно пов’язаних пристроїв), у точних вимірюваннях
зарядів у метрології.
МОДЕЛЬ ОДНОЕЛЕКТРОННОГО ТРАНЗИСТОРА
ОЕТ складається з малого провідного острівця, що приєднаний до стоку та
витоку через тунельні переходи і ємнісно зв’язаний з одним або більше за-
творів. Топологію ОЕТ показано на рис. 1, еквівалентну схему — на рис. 2.
У модель [2] також включено паразитну ємність C0 та фоновий заряд острі-
вця Q0 в одиницях електронів. Еквівалентна схема має два затвори, оскільки
саме така кількість найчастіше потрібна на практиці. Наприклад, один за-
твор використовується для налаштування фонового заряду, в той час як ін-
ший — як вхід для ОЕТ.
Білі джерела напруги (рис. 2), що відображають напругу зміщення та
напругу на затворах, є зовнішніми для ОЕТ, сірі — внутрішніми для моделі.
Джерело напруги 1E визначає напругу на острівці (вузол 5), 1I — джерело
струму, що визначає струм між витоком та стоком (між вузлами 1 та 2).
Рис. 1. Топологія ОЕТ
Рис. 2. Еквівалентна схема ОЕТ [2]
Логічні схеми на одноелектронних транзисторах
Системні дослідження та інформаційні технології, 2007, № 4 9
При протіканні струму через ОЕТ значення заряду на острівці не є ста-
лим. У динамічній рівновазі вірогідність P(n) зарядного стану n приймається
за константу і залежить від температури та прикладених напруг. Для розра-
хунку струму та заряду на острівці необхідно знати, який зарядний стан має
найвищу вірогідність.
Відношення між станами та вірогідностями описується формулою
)()(
)1()1()1()(
12
12
nГnГ
nГnГnPnP
LR
RL
−
−−−
−= , (3)
де iRiL ΓΓ , — коефіцієнти тунелювання через одноелектронний перехід i
вліво або вправо відповідно.
Найвища вірогідність знаходиться між двома станами, де =− )1( *nP
)( *nP= . Рівняння (1) може бути розв’язане відносно *n
)()()1()1( *
1
*
2
*
1
*
2 nГnГnГnГ LRRL +=−+− . (4)
При низьких температурах для коефіцієнта тунелювання можна ввести
апроксимацію
.0при0
,0при2
≥∆≈Γ
<∆
∆−
≈Γ
i
i
i
E
E
Re
E
(5)
При 21 VV > струм буде протікати направо через тунельні переходи,
тобто
2
*
2
1
*
1 )1()1(
R
nE
R
nE RR −∆
=
−∆ , (6)
що можна переписати як
ΣΣ
+−=+−+−
C
eRnVRVR
C
eRnVRVR
2
)(
2
)1( 1*
121
2*
212 , (7)
02121 CCCCCC gg ++++=Σ . (8)
Тут )(nV є напругою на острівці для n -го зарядного стану; 1C , 2C —
ємності одноелектронних переходів; 1gC , 2gC — ємності затворів; 2C —
паразитна ємність острівця.
Розв’язуючи рівняння (5) для *n , отримуємо
2
1
)(
)(
21
1221221122110* +
+
+
+
−−−−−
= Σ
RRe
VRVRC
e
VCVgCVCVCQ
n ggg . (9)
Розрахунки для 21 VV < дають такий самий результат. Оптимальний
стан знаходиться між 1* −n та *n . Таким чином, найвірогідніший зарядний
стан острівця
)(
)(
21
1221221122110
opt RRe
VRVRC
e
VCVCVCVCQ
n gggg
+
+
+
−−−−−
= Σ . (10)
А.І. Петренко, П.В. Свірін
ISSN 1681–6048 System Research & Information Technologies, 2007, № 4 10
Після розрахунку найвірогіднішого зарядного стану проводяться
обчислення вірогідностей 10 зарядних станів навколо оптимального стану
]5;5[ optopt +− nn .
.0при
)()(
)1()1(
)1()(
,0при
)()(
)1()1(
)1()(
12
12
21
21
>
+
−+−
−=
<
+
+++
+=
n
nГnГ
nГnГ
nPnP
n
nГnГ
nГnГ
nPnP
LR
RL
LR
RL
(11)
За результатами розрахунків вірогідностей зарядних станів оцінюється
струм стоку – витоку
)( 21
*
1 RRPC
IeI
+
=
ΣΣ
, (12)
де
))()((*)( opt1opt1
5
5
opt
* inГinГinPI LR
i
+−++= ∑
−=
, (13)
та напруга на острівці
ΣΣ
=
PC
EeE
*
1 , (14)
де
)()( 0
22112211
opt
5
5
opt
* Q
e
VCVgCVCVC
ininPE ggg
i
+
+++
+++= ∑
−=
, (15)
)(
5
5
opt inPP
i
+= ∑
−=
Σ . (16)
Результати розрахунків вихідної характеристики для ОЕТ у режимі по-
стійного струму з параметрами моделі аФ11 =C , аФ12 =C , гОм11 =R ,
гОм12 =R , аФ21 =gC , аФ22 =gC , 00 =C , 00 =Q наведені на рис. 3 .
80 нА
С
тр
ум
0 100 мВ Напруга
Рис. 3. Вихідна характеристика )( 1gVfI =
Логічні схеми на одноелектронних транзисторах
Системні дослідження та інформаційні технології, 2007, № 4 11
ЛОГІЧНІ СХЕМИ
Для дослідження можливості побудови логічних схем за допомогою розгля-
нутої вище моделі були обрані класичні схеми логічних елементів, в яких
звичайно використовуються МОН-транзистори [3].
Для моделювання використано ОЕТ з однаковими параметрами ( =1C
Ф101 9−•= , Ф101 9
2
−•=C , гОм11 =R , гОм12 =R , Ф102 9
1
−•=gC , =2gC
Ф102 9−•= , 00 =C ). Значення опорів обрані відповідно до вимоги мініма-
льного опору, необхідного для спостерігання ефектів квантизації [4].
Ом258132 =>
e
hR . (17)
Для імітації властивостей p та n МОН-транзисторів використовують-
ся різні значення фонових зарядів (відповідно –0,15е та 0,15е ). Температу-
ра, при якій проводилося моделювання — 4,2 К.
Моделювання проводилось за допомогою пакета OrCad 9.2. Для дослі-
дження часових характеристик схем використовувались імпульсні джерела
напруги із довжиною переднього та заднього фронтів 1 нс, імпульсів — 3 та
5 нс відповідно, частота імпульсів — 100 МГц.
ІНВЕРТОР (СХЕМА NOT)
У цій схемі (рис. 4) SET1 є транзистором, що імітує поведінку КМОН-тран-
зистора p -типу, SET2 відповідає КМОН-транзистору n -типу.
На рис. 5 наведені епюри вхідного ( inV ) та вихідного сигналів.
Рис. 4. Схема логічного елемента NOT
SET 1
SET 2
Vin
Vg1
Vg2
CL
E
А.І. Петренко, П.В. Свірін
ISSN 1681–6048 System Research & Information Technologies, 2007, № 4 12
СХЕМА AND
У цій схемі (рис. 6) SET1 та SET2 є транзисторами, що імітують поведінку
КМОН-транзисторів p -типу, SET3 та SET4 відповідають КМОН-транзисто-
рам n -типу.
На рис. 7 наведені епюри вхідного ( inV ) та вихідного сигналів.
Рис. 6. Схема логічного елемента AND
SET 1 SET 2
SET 3
SET 4
Vin1
Vin2
Vg3
Vg4
Vg1 Vg2
Inv1
Vout
40
40
0 18 час, нс
Н
ап
ру
га
, м
В
Рис. 5. Часові характеристики схеми NOT
Логічні схеми на одноелектронних транзисторах
Системні дослідження та інформаційні технології, 2007, № 4 13
СХЕМА OR
У даній схемі (рис. 8) SET1 та SET2 є транзисторами, що імітують по-
ведінку КМОН-транзисторів p -типу, SET3 та SET4 відповідають КМОН-
транзисторам n -типу.
На рис. 9 наведені епюри вхідного ( inV ) та вихідного сигналів.
Vout
SET 1
SET 2
SET 3 SET 4
Vin1
Vin2
Vg3
Vg4
Vg1 Vg2
Inv1
Рис. 8. Схема логічного елемента OR
40
40
0 18 час, нс
Н
ап
ру
га
, м
В
40
Рис. 7. Часові характеристики схеми AND
А.І. Петренко, П.В. Свірін
ISSN 1681–6048 System Research & Information Technologies, 2007, № 4 14
ВИСНОВКИ
ОЕТ є найбільш чутливими пристроями для вимірювання зарядів у наш час і
вже стали важливим інструментом у сфері фундаментальних вимірювань.
Той факт, що більшість ОЕТ працює лише при низьких температурах, не є
завадою у фундаментальних вимірах, оскільки вони часто проводяться при
наднизьких температурах з метою зниження рівня шумів. При таких темпе-
ратурах (менше за 100 мК) велика кількість напівпровідникових приладів
перестає працювати. Тим не менш, для схем, орієнтованих на масове спожи-
вання, необхідними є кімнатні температури. ОЕТ, що здатні функціонувати
при таких температурах, мають проблеми з низьким коефіцієнтом підви-
щення напруги, високим вихідним імпедансом та фоновими зарядами. На
даний момент немає широко розповсюджених логічних схем або схем
пам’яті, які базуються на ОЕТ. Найбільш перспективною областю у викори-
станні ОЕТ при кімнатних температурах є схеми, чутливі до зарядів, де про-
блеми з низьким коефіцієнтом підсилення напруги, високим вихідним імпе-
дансом та фоновими зарядами можливо вирішити за допомогою інтеграції
ОЕТ з транзисторами із польовим ефектом.
ЛІТЕРАТУРА
1. Абрамов И.И., Новик Е.Г. Численное моделирование металлических одноэлек-
тронных транзисторов. — Минск: Бестпринт, 2000. — 164 с.
2. Günther Lientschnig, Irek Weymann and Peter Hadley. Simulating Hybrid Circuits
of Single-Electron Transistors and Field-Effect Transistors // Jpn. J. Appl.
Phys. — 2003. — 42. — P. 6467–6472.
3. Шило В.Л. Популярные цифровые микросхемы: Справочник. — М.: Металлур-
гия, 1988. — 352 с.
4. Wasshuber C. Computational Single-Electronics. — Wien: Springer Verlag,
2001. — 278 p.
Надійшла 09.02.2007
40
40
0 18 час, нс
Н
ап
ру
га
, м
В
40
Рис.9. Часові характеристики схеми OR
|
| id | journaliasakpiua-article-127316 |
| institution | System research and information technologies |
| keywords_txt_mv | keywords |
| language | Ukrainian |
| last_indexed | 2025-07-17T10:23:30Z |
| publishDate | 2018 |
| publisher | The National Technical University of Ukraine "Igor Sikorsky Kyiv Polytechnic Institute" |
| record_format | ojs |
| resource_txt_mv | journaliasakpiua/8a/faba68c1aa37ad5a8ab0b20396e8248a.pdf |
| spelling | journaliasakpiua-article-1273162018-04-11T11:11:24Z Logic circuits using single electron transistors Логические схемы на одноэлектронных транзисторах Логічні схеми на одноелектронних транзисторах Petrenko, A. Svirin, P. A model of a single electron transistor and possibility to simulate conventional CMOS-based logic circuits using single electron transistors are discussed. Рассмотрены модель одноэлектронного транзистора и возможность моделирования логических схем на базе стандартных КМОП-схем с применением одноэлектронных транзисторов. Розглянуто модель одноелектронного транзистора та можливість моделювання логічних схем, заснованих на стандартних КМОП-схемах, із застосуванням одноелектронних транзисторів. The National Technical University of Ukraine "Igor Sikorsky Kyiv Polytechnic Institute" 2018-03-29 Article Article application/pdf https://journal.iasa.kpi.ua/article/view/127316 System research and information technologies; No. 4 (2007); 7-14 Системные исследования и информационные технологии; № 4 (2007); 7-14 Системні дослідження та інформаційні технології; № 4 (2007); 7-14 2308-8893 1681-6048 uk https://journal.iasa.kpi.ua/article/view/127316/122076 Copyright (c) 2021 System research and information technologies |
| spellingShingle | Petrenko, A. Svirin, P. Логічні схеми на одноелектронних транзисторах |
| title | Логічні схеми на одноелектронних транзисторах |
| title_alt | Logic circuits using single electron transistors Логические схемы на одноэлектронных транзисторах |
| title_full | Логічні схеми на одноелектронних транзисторах |
| title_fullStr | Логічні схеми на одноелектронних транзисторах |
| title_full_unstemmed | Логічні схеми на одноелектронних транзисторах |
| title_short | Логічні схеми на одноелектронних транзисторах |
| title_sort | логічні схеми на одноелектронних транзисторах |
| url | https://journal.iasa.kpi.ua/article/view/127316 |
| work_keys_str_mv | AT petrenkoa logiccircuitsusingsingleelectrontransistors AT svirinp logiccircuitsusingsingleelectrontransistors AT petrenkoa logičeskieshemynaodnoélektronnyhtranzistorah AT svirinp logičeskieshemynaodnoélektronnyhtranzistorah AT petrenkoa logíčnísheminaodnoelektronnihtranzistorah AT svirinp logíčnísheminaodnoelektronnihtranzistorah |