Методы оптимизации графов синхронных потоков данных

• Veröffentlicht in: Электронное моделирование
• Datum: 2014
• Hauptverfasser: Сергиенко, А.М., Симоненко, В.П.
• Format: Artikel
• Sprache: Russian
• Veröffentlicht: Інститут проблем моделювання в енергетиці ім. Г.Є. Пухова НАН України 2014
• Schlagworte: Параллельные вычисления
• Online Zugang: https://nasplib.isofts.kiev.ua/handle/123456789/101069
• Назва журналу: Digital Library of Periodicals of National Academy of Sciences of Ukraine
• Zitieren: Методы оптимизации графов синхронных потоков данных / А.М. Сергиенко, В.П. Симоненко // Электронное моделирование. — 2014. — Т. 36, № 6. — С. 43-59. — Бібліогр.: 22 назв. — рос.

Выполнено сравнения методов ресинхронизации графов синхронных потоков данных (ГСПД), отображаемых в конвейерные вычислительные устройства (ВУ). Методы основаны на минимизации задержек прохождения сигналов между регистрами. Предложен метод ресинхронизации пространственного ГСПД, обеспечивающий максимальное отношение производительность—стоимость в полученном ВУ. Виконано порівняння методів ресинхронізації графів синхронних потоків даних (ГСПД), які відображаються в конвеєрні обчислювальні пристрої (ОП). Методи базовані на мінімізації затримок проходження сигналів між регістрами. Запропоновано метод ресинхрон ізації просторового ГСПД, який забезпечує максимальне відношення продуктивність— вартість в отриманому ОП. Methods for the synchronous dataflow graph (SDF) retiming, and mapping it into pipelined datapaths are considered. A method of retiming the spatial SDF is proposed. The method is based on the SDF representation in the multidimensional space. The dimensions of this space are spatial coordinate of the processing unit, coordinate of the operator firing, and operator type. At the first stage of the datapath synthesis the operator nodes are placed in the space according to a set of rules and theorems providing the minimum hardware volume and minimum clock period for the given number of clock periods in the algorithm cycle. At the second stage of the synthesis this spatial SDF is balanced and optimized providing the minimum register and multiplexor number in the resulting datapath. The resulting spatial SDF is described in VHDL language and is modeled and compiled using proper CAD tools. The method is successfully proven by the synthesis of a set of infinite impulse response filters for FPGA.