Integrated Circuit Delay Analysis for 500 Million Transistors: Parameter Optimization using Taguchi Approach
Delay analysis of 500 million transistor integrated circuit is optimized using test plan L8, in the form of an orthogonal array and a software for automatic design and analysis of experiments both based on the Taguchi approach. Optimal levels of physical parameters and key components, namely, the nu...
Gespeichert in:
| Veröffentlicht in: | Электронное моделирование |
|---|---|
| Datum: | 2009 |
| Hauptverfasser: | , |
| Format: | Artikel |
| Sprache: | English |
| Veröffentlicht: |
Інститут проблем моделювання в енергетиці ім. Г.Є. Пухова НАН України
2009
|
| Schlagworte: | |
| Online Zugang: | https://nasplib.isofts.kiev.ua/handle/123456789/101433 |
| Tags: |
Tag hinzufügen
Keine Tags, Fügen Sie den ersten Tag hinzu!
|
| Назва журналу: | Digital Library of Periodicals of National Academy of Sciences of Ukraine |
| Zitieren: | Integrated Circuit Delay Analysis for 500 Million Transistors: Parameter Optimization using Taguchi Approach / Evln Ranga Charyulu, K. Lal Kishore // Электронное моделирование. — 2009. — Т. 31, № 1. — С. 89-96. — Бібліогр.: 23 назв. — англ. |
Institution
Digital Library of Periodicals of National Academy of Sciences of Ukraine| id |
nasplib_isofts_kiev_ua-123456789-101433 |
|---|---|
| record_format |
dspace |
| spelling |
Evln Ranga Charyulu Lal Kishore, K. 2016-06-03T14:21:36Z 2016-06-03T14:21:36Z 2009 Integrated Circuit Delay Analysis for 500 Million Transistors: Parameter Optimization using Taguchi Approach / Evln Ranga Charyulu, K. Lal Kishore // Электронное моделирование. — 2009. — Т. 31, № 1. — С. 89-96. — Бібліогр.: 23 назв. — англ. 0204-3572 https://nasplib.isofts.kiev.ua/handle/123456789/101433 Delay analysis of 500 million transistor integrated circuit is optimized using test plan L8, in the form of an orthogonal array and a software for automatic design and analysis of experiments both based on the Taguchi approach. Optimal levels of physical parameters and key components, namely, the number of metal layers, minimum feature size, resistivity, threshold voltage, effective length, saturation drain current and supply voltage play an important role in the estimation of integrated circuit frequency. The chip frequency under these optimal conditions was 2472.85MHz. Анализ задержки интегральной цепи, состоящей из 500 миллионов транзисторов, оптимизирован с использованием тестового плана L8 в форме ортогонального массива и предложено программное обеспечение для автоматизированного проектирования и для анализа экспериментов на основе подхода Тагучи. Оптимальные уровни физических параметров и основных компонентов, а именно числа слоев металлизации, минимального размера элементов, удельного сопротивления, порогового напряжения, полезной длины, предельного значения тока утечки и питающего напряжения, играет важную роль в оценке частоты интегральной цепи. При этих оптимальных условиях достигнута частота чипа 2472,85 МГГц. Аналіз затримки інтегрального ланцюга, що налічує 500 мільйонів транзисторів, оптимізовано з використанням тестового плану L8 у формі ортогонального масиву і запропоновано програмне забезпечення для автоматизованого проектування і для аналізу експериментів на основі підходу Тагучі. Оптимальний рівень фізичних параметрів та основних компонентів, а саме чисельності шарів металізації, мінімального розміру елементів, питомого опору, порогової напруги, корисної довжини, граничного значення струму витоку та напруги живлення, відіграє важливу роль в оцінюванні частоти інтегрального ланцюга. За оптимальних умов досягнуто частоти чіпа 2472,85 МГГц. en Інститут проблем моделювання в енергетиці ім. Г.Є. Пухова НАН України Электронное моделирование Элементы, узлы и устройства Integrated Circuit Delay Analysis for 500 Million Transistors: Parameter Optimization using Taguchi Approach Article published earlier |
| institution |
Digital Library of Periodicals of National Academy of Sciences of Ukraine |
| collection |
DSpace DC |
| title |
Integrated Circuit Delay Analysis for 500 Million Transistors: Parameter Optimization using Taguchi Approach |
| spellingShingle |
Integrated Circuit Delay Analysis for 500 Million Transistors: Parameter Optimization using Taguchi Approach Evln Ranga Charyulu Lal Kishore, K. Элементы, узлы и устройства |
| title_short |
Integrated Circuit Delay Analysis for 500 Million Transistors: Parameter Optimization using Taguchi Approach |
| title_full |
Integrated Circuit Delay Analysis for 500 Million Transistors: Parameter Optimization using Taguchi Approach |
| title_fullStr |
Integrated Circuit Delay Analysis for 500 Million Transistors: Parameter Optimization using Taguchi Approach |
| title_full_unstemmed |
Integrated Circuit Delay Analysis for 500 Million Transistors: Parameter Optimization using Taguchi Approach |
| title_sort |
integrated circuit delay analysis for 500 million transistors: parameter optimization using taguchi approach |
| author |
Evln Ranga Charyulu Lal Kishore, K. |
| author_facet |
Evln Ranga Charyulu Lal Kishore, K. |
| topic |
Элементы, узлы и устройства |
| topic_facet |
Элементы, узлы и устройства |
| publishDate |
2009 |
| language |
English |
| container_title |
Электронное моделирование |
| publisher |
Інститут проблем моделювання в енергетиці ім. Г.Є. Пухова НАН України |
| format |
Article |
| description |
Delay analysis of 500 million transistor integrated circuit is optimized using test plan L8, in the form of an orthogonal array and a software for automatic design and analysis of experiments both based on the Taguchi approach. Optimal levels of physical parameters and key components, namely, the number of metal layers, minimum feature size, resistivity, threshold voltage, effective length, saturation drain current and supply voltage play an important role in the estimation of integrated circuit frequency. The chip frequency under these optimal conditions was 2472.85MHz.
Анализ задержки интегральной цепи, состоящей из 500 миллионов транзисторов, оптимизирован с использованием тестового плана L8 в форме ортогонального массива и предложено программное обеспечение для автоматизированного проектирования и для анализа экспериментов на основе подхода Тагучи. Оптимальные уровни физических параметров и основных компонентов, а именно числа слоев металлизации, минимального размера элементов, удельного сопротивления, порогового напряжения, полезной длины, предельного значения тока утечки и питающего напряжения, играет важную роль в оценке частоты интегральной цепи. При этих оптимальных условиях достигнута частота чипа 2472,85 МГГц.
Аналіз затримки інтегрального ланцюга, що налічує 500 мільйонів транзисторів, оптимізовано з використанням тестового плану L8 у формі ортогонального масиву і запропоновано програмне забезпечення для автоматизованого проектування і для аналізу експериментів на основі підходу Тагучі. Оптимальний рівень фізичних параметрів та основних компонентів, а саме чисельності шарів металізації, мінімального розміру елементів, питомого опору, порогової напруги, корисної довжини, граничного значення струму витоку та напруги живлення, відіграє важливу роль в оцінюванні частоти інтегрального ланцюга. За оптимальних умов досягнуто частоти чіпа 2472,85 МГГц.
|
| issn |
0204-3572 |
| url |
https://nasplib.isofts.kiev.ua/handle/123456789/101433 |
| citation_txt |
Integrated Circuit Delay Analysis for 500 Million Transistors: Parameter Optimization using Taguchi Approach / Evln Ranga Charyulu, K. Lal Kishore // Электронное моделирование. — 2009. — Т. 31, № 1. — С. 89-96. — Бібліогр.: 23 назв. — англ. |
| work_keys_str_mv |
AT evlnrangacharyulu integratedcircuitdelayanalysisfor500milliontransistorsparameteroptimizationusingtaguchiapproach AT lalkishorek integratedcircuitdelayanalysisfor500milliontransistorsparameteroptimizationusingtaguchiapproach |
| first_indexed |
2025-12-07T16:27:17Z |
| last_indexed |
2025-12-07T16:27:17Z |
| _version_ |
1850867541205843968 |