Отображение периодических алгоритмов в программируемые логические интегральные схемы

• Veröffentlicht in: Электронное моделирование
• Datum: 2007
• Hauptverfasser: Сергиенко, А.М., Симоненко, В.П.
• Format: Artikel
• Sprache: Russisch
• Veröffentlicht: Інститут проблем моделювання в енергетиці ім. Г.Є. Пухова НАН України 2007
• Schlagworte: Вычислительные процессы и системы
• Online Zugang: https://nasplib.isofts.kiev.ua/handle/123456789/101668
• Назва журналу: Digital Library of Periodicals of National Academy of Sciences of Ukraine
• Zitieren: Отображение периодических алгоритмов в программируемые логические интегральные схемы / А.М. Сергиенко, В.П. Симоненко // Электронное моделирование. — 2007. — Т. 29, № 2. — С. 49-61. — Бібліогр.: 8 назв. — рос.

Рассмотрен метод отображения периодических алгоритмов, представленных графом синхронных потоков данных, в конвейерный вычислитель, реализованный в программируемой логической интегральной схеме. Метод заключается в размещении графа алгоритма в многомерном индексном пространстве и отображении его в подпространства структур и времени. Ограничения на процесс отображения позволяют минимизировать как тактовый интервал, так и аппаратные затраты, включая мультиплексоры. Розглянуто метод відображення періодичних алгоритмів, зображених графом синхронних потоків даних, в конвейєрний обчислювач, реалізований у програмованій логічній інтегральній схемі. Метод полягає в розміщенні графа алгоритму у багатовимірному індексному просторі та його відображенні у підпростори структур і часу. Обмеження на процес відображення дають змогу мінімізувати як тактовий інтервал, так і апаратні витрати, включаючи мультиплексори. A method of mapping periodical algorithms into pipeline processor based on FPGA is considered. The algorithm is represented by the synchronous dataflow graph. The method lies in placing the algorithm graph in multidimensional index space and then in its mapping into subspaces of structures and time. The limitations to the mapping process allow to minimize both the clock cycle and hardware volume including multiplexers.