Перестраиваемая структура декодера Витерби в базисе ПЛИС Xilinx

Рассмотрены области применения алгоритма Витерби и его реализация в базисе ПЛИС Xilinx. Предлагаемые решения обеспечивают работу с различными форматами сверточных кодов. Розглянуто області застосування алгоритму Вітербі та його реалізація в базисі ПЛІС Xilinx. Запропоновані рішення забезпечують робо...

Повний опис

Збережено в:

Бібліографічні деталі
Опубліковано в: :	Комп’ютерні засоби, мережі та системи
Дата:	2015
Автор:	Чичирин, Е.Н.
Формат:	Стаття
Мова:	Russian
Опубліковано:	Інститут кібернетики ім. В.М. Глушкова НАН України 2015
Онлайн доступ:	https://nasplib.isofts.kiev.ua/handle/123456789/122842
Теги:	Додати тег Немає тегів, Будьте першим, хто поставить тег для цього запису!
Назва журналу:	Digital Library of Periodicals of National Academy of Sciences of Ukraine
Цитувати:	Перестраиваемая структура декодера Витерби в базисе ПЛИС Xilinx / Е.Н. Чичирин // Комп’ютерні засоби, мережі та системи. — 2015. — № 14. — С. 40-49. — Бібліогр.: 5 назв. — рос.

Репозитарії

Digital Library of Periodicals of National Academy of Sciences of Ukraine

id	nasplib_isofts_kiev_ua-123456789-122842
record_format	dspace
spelling	Чичирин, Е.Н. 2017-07-21T07:21:45Z 2017-07-21T07:21:45Z 2015 Перестраиваемая структура декодера Витерби в базисе ПЛИС Xilinx / Е.Н. Чичирин // Комп’ютерні засоби, мережі та системи. — 2015. — № 14. — С. 40-49. — Бібліогр.: 5 назв. — рос. 1817-9908 https://nasplib.isofts.kiev.ua/handle/123456789/122842 681.3(031) Рассмотрены области применения алгоритма Витерби и его реализация в базисе ПЛИС Xilinx. Предлагаемые решения обеспечивают работу с различными форматами сверточных кодов. Розглянуто області застосування алгоритму Вітербі та його реалізація в базисі ПЛІС Xilinx. Запропоновані рішення забезпечують роботу з різними форматами кодів, які згортаються. It is considered the areas of the Viterbi algorithm and its implementation in basis FPGA Xilinx. The proposed solutions allow to work with different formats of convolutional codes. ru Інститут кібернетики ім. В.М. Глушкова НАН України Комп’ютерні засоби, мережі та системи Перестраиваемая структура декодера Витерби в базисе ПЛИС Xilinx Reconfigurable the Viterbi decoder on the basis of FPGA Xilinx Article published earlier
institution	Digital Library of Periodicals of National Academy of Sciences of Ukraine
collection	DSpace DC
title	Перестраиваемая структура декодера Витерби в базисе ПЛИС Xilinx
spellingShingle	Перестраиваемая структура декодера Витерби в базисе ПЛИС Xilinx Чичирин, Е.Н.
title_short	Перестраиваемая структура декодера Витерби в базисе ПЛИС Xilinx
title_full	Перестраиваемая структура декодера Витерби в базисе ПЛИС Xilinx
title_fullStr	Перестраиваемая структура декодера Витерби в базисе ПЛИС Xilinx
title_full_unstemmed	Перестраиваемая структура декодера Витерби в базисе ПЛИС Xilinx
title_sort	перестраиваемая структура декодера витерби в базисе плис xilinx
author	Чичирин, Е.Н.
author_facet	Чичирин, Е.Н.
publishDate	2015
language	Russian
container_title	Комп’ютерні засоби, мережі та системи
publisher	Інститут кібернетики ім. В.М. Глушкова НАН України
format	Article
title_alt	Reconfigurable the Viterbi decoder on the basis of FPGA Xilinx
description	Рассмотрены области применения алгоритма Витерби и его реализация в базисе ПЛИС Xilinx. Предлагаемые решения обеспечивают работу с различными форматами сверточных кодов. Розглянуто області застосування алгоритму Вітербі та його реалізація в базисі ПЛІС Xilinx. Запропоновані рішення забезпечують роботу з різними форматами кодів, які згортаються. It is considered the areas of the Viterbi algorithm and its implementation in basis FPGA Xilinx. The proposed solutions allow to work with different formats of convolutional codes.
issn	1817-9908
url	https://nasplib.isofts.kiev.ua/handle/123456789/122842
citation_txt	Перестраиваемая структура декодера Витерби в базисе ПЛИС Xilinx / Е.Н. Чичирин // Комп’ютерні засоби, мережі та системи. — 2015. — № 14. — С. 40-49. — Бібліогр.: 5 назв. — рос.
work_keys_str_mv	AT čičirinen perestraivaemaâstrukturadekoderaviterbivbaziseplisxilinx AT čičirinen reconfigurabletheviterbidecoderonthebasisoffpgaxilinx
first_indexed	2025-11-25T21:02:33Z
last_indexed	2025-11-25T21:02:33Z
_version_	1850545566360010752
fulltext	Комп’ютерні засоби, мережі та системи. 2015, № 14 40 E.N. Chichirin RECONFIGURABLE THE VITERBI DECODER ON THE BASIS OF FPGA XILINX It is considered the areas of the Viterbi algorithm and its implementation in basis FPGA Xilinx. The proposed solutions allow to work with different formats of convolutional codes. Key words: Convolutional codes, Viterbi Algorithm. Розглянуто області застосування алгоритму Вітербі та його реалізація в базисі ПЛІС Xilinx. Запропоновані рішення забезпечу- ють роботу з різними формата- ми кодів, які згортаються. Ключові слова: коди, які згорта- ються, алгоритм Вітербі. Рассмотрены области примене- ния алгоритма Витерби и его реа- лизация в базисе ПЛИС Xilinx. Предлагаемые решения обеспечи- вают работу с различными фор- матами сверточных кодов. Ключевые слова: сверточные коды, алгоритм Витерби.  Е.Н. Чичирин, 2015 УДК 681.3(031) Е.Н. ЧИЧИРИН ПЕРЕСТРАИВАЕМАЯ СТРУКТУРА ДЕКОДЕРА ВИТЕРБИ В БАЗИСЕ ПЛИС XILINX Основной резерв в повышении эффективно- сти управления интегрированными система- ми управления предприятиями заключен в организации высокоэффективного обмена данными на участке сети с наиболее насы- щенным трафиком, т. е. между ERP, MES и SCADA системами. Есть два пути решения этой задачи: - повышение эффективности средств связи между указанными подсистемами; - организация распределенной интеллекту- альной обработки в иерархической системе, созданной программно-аппаратными средст- вами на ERP, MES и SCADA уровнях. При решении обеих задач используется алгоритм Витерби, как основной метод ди- намического программирования, обеспечи- вающий максимальное правдоподобие при- нимаемых решений. Интеллектуальная обра- ботки «сырых» данных необходима для вы- явления существенных переменных и пат- тернов протекающих процессов. Результатом такого предварительного анализа будет трансляция наверх наиболее значимой ин- формации при сохранении прежних объемов трафика и возможность ее использования в локальных PLC-системах контурного регу- лирования. Наиболее востребованными ме- тодами локальной обработки являются: - деревья принятия решений; - нейро-сетевые алгоритмы; - визуализация многомерных данных; - методы, использующие скрытые марков- ские модели (СММ). ПЕРЕСТРАИВАЕМАЯ СТРУКТУРА ДЕКОДЕРА ВИТЕРБИ В БАЗИСЕ ПЛИС XILINX Комп’ютерні засоби, мережі та системи. 2015, № 14 41 Перечисленные методы составляют базис методов анализа данных Data Mining и находят все большее применение для создания адаптивных и самоор- ганизующихся алгоритмов цифровой обработки сигналов, в том числе в инфор- мационных системах управления производством [1]. Обработка первичных дан- ных с помощью перечисленных алгоритмов предусматривает выделение из них наиболее значимых комбинаций или паттернов (например, наиболее часто по- вторяющихся сочетаний) с целью идентификации и последующей обработки для принятия решений. В конечном итоге, выделенная информация необходима для вышестоящих производственных служб, представленных планировочными и аналитическими приложениями MES и ERP-систем. Задача разработки методов и средств моделирования межуровневой инте- грации систем управления производством может быть эффективно решена при условии, что математическая модель будет адекватна процессам, которые проте- кают в такой интегрированной системе. В силу неполноты информации о первичных составляющих таких процессов особый интерес представляет использование методов, составляющих основу скрытых марковских моделей (СММ), а именно: - алгоритм Витерби – делает наилучшее предположение о последовательно- сти состояний скрытой модели на основе последовательности наблюдений. Эта последовательность состояний называется путем Витерби; - алгоритм Баума–Уэлча (или ЕМ-алгоритм – метод математического ожи- дания-модификации), обеспечивающий обучение модели так, чтобы она как можно лучше описывала реальную наблюдаемую последовательность. Задача обучения СММ – это важнейшая задача для большинства проектируемых СММ, и заключается в оптимизации их параметров на основе обучающей по- следовательности; - алгоритм "вперед-назад", находящий вероятность попадания в скрытое состояние на очередном шаге процесса и входит, как составная часть в вышепе- речисленные алгоритмы. Широкое применение алгоритм Витерби находит также как метод декоди- рования сверточных кодов, применяемых в современных системах цифровой связи. Этот алгоритм реализует декодирование по критерию максимального правдоподобия и обеспечивает минимальную вероятность ошибки при равно- вероятных кодовых словах [2, 3]. Все вышесказанное обусловило необходимость повышения эффективности методов и средств реализации алгоритма Витерби при решении различных за- дач в современных системах связи и управлении производством. В этом плане представляется актуальной разработка аппаратных средств поддержки для деко- дирования сверточных кодов и решения задач СММ. Применение в качестве аппаратной среды доступных в настоящее время пе- репрограммируемых больших интегральных схем типа FPGA открывает боль- шие возможности объединения в одном кристалле средств для решения помимо вышеназванных также и связанных с ними задач управления производством. Е.Н. ЧИЧИРИН Комп’ютерні засоби, мережі та системи. 2015, № 14 42 Обзор мировых производителей микросхем FPGA показал, что наиболее оптимальным выбором следует признать перепрограммируемые кристаллы фирмы Xilinx, как наиболее динамично совершенствующуюся продукцию, удовлетворяющую основным требованиям как по функциональным, так и по стоимостным характеристикам. В особенности это относится к последней 7-й серии микросхем FPGA: Artix, Kintex и Vertex. С основными характеристиками FPGA фирмы Xilinx можно ознакомиться в [4], а также на сайте Xilinx.com. К сожалению, стартовые затраты на приобретение отладочных средств и не- сильно урезанной версии САПР достаточно велики. Поэтому значительную часть возможностей FPGA , в частности, использование блочной памяти в двух- портовом режиме пришлось отрабатывать теоретически или с помощью про- граммного моделирования на персональном компьютере. Рабочая среда для моделирования процессов кодирования и декодирования сверточных кодов по алгоритму Витерби реализована с использованием средств высокоуровневоого программирования и отличается развитыми возможностями визуализации всех процессов обработки информации, в том числе, в пошаговом режиме. Рабочее окно среды показано на рис. 1. РИС. 1. Рабочая среда для моделирования кодера и декодера сверточных кодов ПЕРЕСТРАИВАЕМАЯ СТРУКТУРА ДЕКОДЕРА ВИТЕРБИ В БАЗИСЕ ПЛИС XILINX Комп’ютерні засоби, мережі та системи. 2015, № 14 43 В верхней части окна расположена модель-диаграмма, отражающая пути прохождения алгоритма декодирования по узлам решетки с индикацией метрик конкурирующих и выбывших путей и накапливаемых в прямом проходе приня- тых кодов. Внизу слева направо расположены: - функциональная модель кодера сверточного кода со сдвиговыми регист- рами согласно заданной скорости k0/n0 и соответствующей структурой выбран- ных полиномов; - таблица состояний с динамически обновляемыми после обработки каждо- го входного символа, а также после завершения обработки всей входной после- довательности, строками исходных данных SData, декодированных данных DcodData, данных на выходе кодера CodeData, помех в линии связи Interfer- ence, и данных на входе декодера LineData; - переключатель прямого или инверсного порядка отображения ребер путей на решетчатой диаграмме InvStr; - переключатель однопроходного Direct, двухпроходного DirectBack или комбинированного Comby вариантов алгоритма декодирования; - клавиша инициализации Initial структуры решетчатой диаграммы, кодера и таблицы состояний в соответствии с выбранными форматом сверточного кода, входной информационной строкой и строкой помех в лини связи (в том числе сгенерированными случайным образом); - клавиши непрерывного Run, пошагового Step и полушагового Hstep (не- зависимого для кодера и декодера) исполнения алгоритма; - таблица выбора скорости k0/n0 и формата (полиномов) кода TypeCode; - таблица выбора входной последовательности Input String; - таблица выбора последовательности помех в линии связи Iinterference String. Среда позволяет проводить моделирование процессов кодирования свер- точных кодов с кодовым ограничением CL от 2 до 16, количеством входов k0 и выходов n0 соответственно до 2 и 3. Чтобы найти ближайшее к принятой последовательности кодовое слово, мы движемся по решетке слева направо, оставляя на входе каждого узла лишь один подпуть – ближайший к соответствующему префиксу принятой последователь- ности. Мы исключаем худший подпуть из двух, ведущих в каждый узел, по- скольку в соответствии с принципом динамического программирования он не может служить префиксом наилучшего в дальнейшем пути от этого узла. В слу- чае, если оба подпути находятся на одинаковом расстоянии от соответствующе- го префикса принятой последовательности, мы используем правило равноверо- ятного разрешения неопределенности (coin-flip tie-breaking rule). Мы продолжа- ем двигаться слева направо до тех пор, пока не достигнем конечного нулевого узла (при выдачи в линию терминальной последовательности нулей длиной рав- ной кодовому ограничению сверточного кода). Поскольку выживает лишь один путь на решетке, он и является наилучшим. Задержка декодирования равна дли- не кодового слова, поскольку окончательное решение не может быть принято до Е.Н. ЧИЧИРИН Комп’ютерні засоби, мережі та системи. 2015, № 14 44 тех пор, пока все узлы на данной глубине не будут иметь один и тот же началь- ный подпуть. В терминах принятых в рабочей среде обозначений алгоритм Витерби нахо- дит кодовое слово CodeData = CodeData, максимизирующее апостериорную вероятность P(CodeData \| LineData) передачи исходной кодовой последова- тельности CodeData при условии, что принята последовательность LineData. Для цифровых каналов алгоритм сводится к нахождению последовательности CodeData = CodeData, ближайшей к LineData в смысле расстояния Хэмминга dH (LineData, CodeData), т. е. CodeData * = argmin {dH(LineData, CodeData)}. Исследования, проведенные при моделировании в рабочей среде процессов кодирования и декодирования сверточных кодов позволили сделать следующие выводы: - двухкратное снижение числа тактов чтения метрик и треков (входных по- следовательностей или обратных указателей) из оперативной памяти (RAM) достигается при совместной обработке двух узлов приемников, имеющих об- щие для них два узла источника ("бабочка" Витерби). Это условие является так- же необходимым для отказа от дублирования памяти, но требует усложнения блока формирования адресов и будет рассмотрено в дальнейшем; - метрики ребер между источниками и приемниками могут генерироваться аппаратно либо храниться в памяти в силу относительно небольших затрат по сравнению затратами на память метрик и тем более треков; - однопроходный алгоритм декодирования Direct с учетом постоянно сни- жающейся стоимостью RAM предпочтительнее двухпроходного DirectBack как более простой и производительный. Для длинных входных последовательностей возможен комбинированный метод Comby с организацией обратных указателей на большие не перезаписываемые отрезки входных последовательностей. С другой стороны, анализ FPGA фирмы Xilinx показал: - сравнительно небольшие затраты на аппаратный вычислитель метрик ре- бер позволяют организовать параллельный подсчет, компарирование и мульти- плексирование метрик и треков двух источников на входах блочной RAM; - двухпортовая блочная память дает возможность существенно (до двух раз) ускорить процесс декодирования, отказаться от буферных регистров метрик и треков и упростить цепи синхронизации; - типовая структура ячеек LUT не дает возможность достаточно эффективно использовать площадь и ресурсы кристалла FPGA. Одним из основных требований, предъявляемым при разработке декодера, являлась возможность его оперативного перепрограммирования, а не перекон- фигурирование под различные форматы сверточных кодов. Минимаксная стра- тегия (а именно, минимум затрат на максимальную конфигурацию) дополнялась тактической оптимизацией отдельных элементов и узлов, в частности разделе- нием адреса RAM и кода вычислителя метрик ребер на две части [5]. Блок-схема декодера Витерби показана на рис. 2. Декодер может быть представлен в виде контроллера адресов и контроллера данных блоков памяти метрик и треков. ПЕРЕСТРАИВАЕМАЯ СТРУКТУРА ДЕКОДЕРА ВИТЕРБИ В БАЗИСЕ ПЛИС XILINX Комп’ютерні засоби, мережі та системи. 2015, № 14 45 Источником входных кодов для обеих подсхем является генератор (счетчик) номеров узлов, осуществляющий последовательный перебор адресов двух узлов источников и двух узлов приемников каждой "бабочки" очередного яруса ре- шетчатой диаграммы. Контроллер адресов представляет собой общий для обоих блоков памяти мультиплексор адресной шины, управляемый выходом второго разряда генера- тора узлов. Контроллер данных содержит независимые мультиплексоры шин данных для каждого из блоков памяти, управляемые выходом компаратора блока обра- ботки метрик треков. РИС. 2. Блок-схема декодера Витерби Блок обработки метрик треков содержит схемы формирования метрик ребер между двумя узлами источниками и двумя узлами приемниками внутри каждой "бабочки", вычисления и сравнения итоговых метрик треков для каждого из двух узлов приемников. Генератор номеров узлов Память метрик Адрес Данные Память треков Данные Адрес Мультиплексор треков Мультиплексор адресов Мультиплексор метрик Блок обработки метрик Е.Н. ЧИЧИРИН Комп’ютерні засоби, мережі та системи. 2015, № 14 46 Алгоритм работы декодера Витерби при обработке очередной "бабочки", представлен в таблице. ТАБЛИЦА Такт Код на входах адреса RAM Код на входах блока расчета метрик Функциональная операция 0 An-1 ..... A2 A1 0 0 An-1 ..... A2 A1 0/1 Чтение предыдущих мет- рик и треков из ячейки RAM узла четного источника 1 An-1 ..... A2 A1 1 0 An-1 ..... A2 A1 0/1 Чтение предыдущих мет- рик и треков из ячейки RAM узла нечетного источника 2 0 An-1 ..... A2 A1 0 An-1 ..... A2 A1 0/1 Запись выживших метрик и треков в ячейку RAM узла младшего приемника 3 1 An-1 ..... A2 A1 1 An-1 ..... A2 A1 0/1 Запись выживших метрик и треков в ячейку RAM узла старшего приемника Алгоритм выполняется за четыре такта. На каждом такте битовый вектор на выходе генератора номеров узлов An An-1 An-2 ....... A2 A1 A0, трансформиру- ется мультиплексором адресов в код на входах адресных шин RAM метрик и треков, как указано в таблице. Разрядность шин адресов равна предполагаемому максимально допустимому кодовому ограничению CLmax = n, т. е. на единицу меньше разрядности генератора узлов. Аналогичным образом, вектор An An-1 An-2 ....... A2 A1 поступает на входы схемы определения метрик ребер блока обработки метрик. Младший бит игно- рируется, так как схема содержит аппаратные средства параллельного подсчета метрик ребер для четного и нечетного адресов (условно показано, как 0/1). На рис. 3 показана схема управления кодами и адресами декодера Витерби для случая CLmax = 15. При настройке декодера на работу с меньшими значе- ниями CL старший бит на входе блока обработки метрик зафиксирован в край- нем левом положении, что позволило отказаться от дополнительного мультип- лексора. При этом коррекция кодов образующих полиномов осуществляется программно при их загрузке в соответствующие регистры. ПЕРЕСТРАИВАЕМАЯ СТРУКТУРА ДЕКОДЕРА ВИТЕРБИ В БАЗИСЕ ПЛИС XILINX Комп’ютерні засоби, мережі та системи. 2015, № 14 47 РИС. 3. Схема управления кодами и адресами декодера Витерби Функциональная схема четырехтактного декодера Витерби применительно к библиотечным элементам и IP-ядрам ПЛИС Spartan 3 фирмы Xilinx показана на рис. 4. Помимо упоминаемых ранее узлов на ней представлены контроллер синхро- низации и связи с хост-машиной CNTR, а также регистры для хранения полино- мов RgPln0, RgPln1, RgPln2, пирамидальные сумматоры по mod2, сумматоры метрик ребер Add, метрик треков Add Metr0, Add Metr1 и компаратор Comp блока обработки метрик. Счетчик узлов CNT NODE изменяет свое состояние по переднему фронту CLK. Сначала, последовательно в течении первых двух тактов на входах адреса нулевого и первого портов формируются адреса AdrSrc0 и AdrSrc1 двух источни- ков предыдущих метрик и треков. Прочитанные по заднему фронту CLK значе- 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 Счетчик узлов решетки 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 15 14 13 12 11 10 9 8 7 6 5 4 3 2 1 0 Адрес RAM На вход блока метрик +1 0 0 1 1 1 0 0 15 14 13 12 V 13 14 15 14 13 2 1 2 х х х х х х х х х не используемые разряды х х х х х х х Мультиплексор х х х х х х х x Буфер х Е.Н. ЧИЧИРИН Комп’ютерні засоби, мережі та системи. 2015, № 14 48 ния сохраняются на выходах обоих портов соответствующих блоков памяти Ram Metr и Ram Track. РИС. 4. Функциональная схема декодера Витерби Rg Pln 0 D15-0 Q15-0 CE C Rg Pln 2 D15-0 Q15-0 CE C Rg Pln 1 D15-0 Q15-0 CE C CNT NODE D 15-0 Q15-0 CE C R End CNTR (USB, DCM) 14-0 15-1 15-1 15-1 16 15-2,16 15-2,16 15-2,16 15-0 3 4 5 15-0 15-0 15-0 2& x15 2& x15 2& x15 Add D2-0 S1-0 Add D2-0 S1-0 0 2 C C Host CLK 14-1, 0 Add Metr1 A15-0 S15-0 B1-0 MuX A15-0 Q15-0 B15-0 V Comp A15-0 B15-0 A < B A = B 1 0 15-0 1 15-0 31- 16 Ram Track D0 32-0 Adr0 14-0 Q0 32-0 C W0 Adr1 14-0 D1 32-0 Q1 32-0 W1 MX A B Q V Add Metr0 A15-0 S15-0 B1-0 MuX A32-0 Q32-0 B32-0 V 31-16 Ram Metr Adr1 14-0 D1 15-0 Q1 15-0 W1 C Adr0 14-0 D0 15-0 Q0 15-0 W0 15-0 15-0 63-32 31-16 0, 62-32 31-16 0 MuX Adr 2-1 x15 A14-0 Q15-0 B14-0 V 0, 14-1 Random 15-0 InData C Ce1 Ce2 Ce3 Ce0 63-16 15-0 C,Ce,R 15-0 0 ПЕРЕСТРАИВАЕМАЯ СТРУКТУРА ДЕКОДЕРА ВИТЕРБИ В БАЗИСЕ ПЛИС XILINX Комп’ютерні засоби, мережі та системи. 2015, № 14 49 Формируемые комбинационной схемой блока обработки метрик на входах нулевых портов памяти новые значения метрик и треков записываются по зад- нему фронту CLK в последних двух тактах обработки "бабочки" Витерби. Возможен также вариант двухтактной реализации декодера за счет одно- временного чтения предыдущих метрик и треков из четных и нечетных адресов источников и записи новых метрик и треков одновременно в ячейки памяти младшего и старшего приемников. Двухпортовая память ПЛИС Xilinx это по- зволяет, однако при этом требуется удвоение аппаратурных ресурсов, начиная от выходных каскадов пирамидальных сумматоров по mod2 и заканчивая муль- типлексорами на входах данных вторых портов RAM Track и RAM Metr. Без учета блочной памяти это несколько больше половины остальных затрат на площадь кристалла. Небольшого снижения аппаратурных затрат при заметно больших времен- ных потерях по сравнению с четырехтактной реализацией можно добиться за счет последовательных тактов вычисления каждой из сумм метрик перед их сравнением, с одновременным введением буферного регистра или накапливаю- щего сумматора для хранения первой суммы. И, наконец, использование части разрядов памяти треков для хранения двух- или трехбитовых векторов ребер позволяет убрать регистры полиномов и пирамидальные сумматоры по mod2. Экономическая целесообразность приведенных вариантов может быть оп- ределена при известных требованиях к производительности и стоимости всего проекта в целом с учетом реальной плотности заполнения кристалла ПЛИС, в том числе другими блоками и узлами, не относящимися к декодеру Витерби. 1. Казаринов Л.С., Попова О.В., Барбасова Т.А. Автоматизированные информационно- управляющие системы. ч.1. – Челябинск: Изд. ЮУрГУ, 2007. – 151 с. 2. Скляр Б. Цифровая связь. Теоретические основы и практическое применение, 2-е изд.: Пер. с анг. – М.: Издательский дом "Вильямс", 2003. – 1104 с. 3. Hema S., Suresh Babu V., Ramesh P. FPGA Implementation of Viterbi – Decoder Proceedings of the 6th WSEAS Int. Conf. on Electronics, Hardware, Wireless and Optical Communica- tions, Corfu Island, Greece, February 16-19, 2007. – Р. 162 – 167. 4. All Spartan-6 FPGA Documentation // Available at http://www.xilinx.com. 5. Опанасенко В.М., Лісовий О.М. Формалізація процесу проектування обчислювальних пристроїв та систем на базі ПЛІС // Комп'ютерні засоби, мережі та системи. – К.: Ін-т кі- бернетики імені В.М. Глушкова НАН України. – 2009. – № 8. – С. 58 – 63. Получено 02.10.2015

Перестраиваемая структура декодера Витерби в базисе ПЛИС Xilinx

Репозитарії

Схожі ресурси