Построение компактных тестов для функциональной верификации VHDL-описаний конечных автоматов

Построение компактных тестов для функциональной верификации VHDL-описаний конечных автоматов

Разработана программа, позволяющая по полученной в результате моделирования последовательности состояний автомата строить ориентированный граф переходов автомата и находить покрытие всех дуг. Входные тестовые наборы, соответствующие дугам, вошедшим в покрытие, будут образовывать тест для функциональ...

Повний опис

Збережено в:
Бібліографічні деталі
Опубліковано в: :Управляющие системы и машины
Дата:2017
Автори: Бибило, П.Н., Романов, В.И.
Формат: Стаття
Мова:Russian
Опубліковано: Міжнародний науково-навчальний центр інформаційних технологій і систем НАН та МОН України 2017
Теми:
Технические средства информатики
Онлайн доступ:https://nasplib.isofts.kiev.ua/handle/123456789/124949
Теги: Додати тег
Немає тегів, Будьте першим, хто поставить тег для цього запису!
Назва журналу:Digital Library of Periodicals of National Academy of Sciences of Ukraine
Цитувати:Построение компактных тестов для функциональной верификации VHDL-описаний конечных автоматов / П.Н. Бибило, В.И. Романов // Управляющие системы и машины. — 2017. — № 1. — С. 35-45. — Бібліогр.: 13 назв. — рос.

Репозитарії

Digital Library of Periodicals of National Academy of Sciences of Ukraine
id nasplib_isofts_kiev_ua-123456789-124949
record_format dspace
spelling Бибило, П.Н.
Романов, В.И.
2017-10-12T12:34:28Z
2017-10-12T12:34:28Z
2017
Построение компактных тестов для функциональной верификации VHDL-описаний конечных автоматов / П.Н. Бибило, В.И. Романов // Управляющие системы и машины. — 2017. — № 1. — С. 35-45. — Бібліогр.: 13 назв. — рос.
0130-5395
https://nasplib.isofts.kiev.ua/handle/123456789/124949
004.3
Разработана программа, позволяющая по полученной в результате моделирования последовательности состояний автомата строить ориентированный граф переходов автомата и находить покрытие всех дуг. Входные тестовые наборы, соответствующие дугам, вошедшим в покрытие, будут образовывать тест для функциональной верификации.
Розроблено програму, яка дозволяє за отриманою в результаті моделювання послідовністю станів автомата будувати орієнтовний граф переходів автомата і знаходити покриття всіх дуг. Вхідні тестові набори, відповідні дугам, які увійшли в покриття, створюватимуть тест для функціональної верифікації.
A correct VHDL-description of a finite state machine (FSM) is given. It is necessary to construct a test Tsrc for functional verification by simulation that will check the performance of all the available transitions between internal states of the FSM. The selection of FSM internal states from VHDL-description and the construction of the transition graph is a nontrivial task. In fact, it is necessary to automate the process of constructing a mathematical model of FSM in form of graph of transitions by analysis VHDL-program of FSM. To solve the problem we suggest an approach for obtaining an approximate solution based on simulation of VHDL-description of the FSM on the pseudo-random test Tsrc; selection from the test Tsrc some test kits, which will be included in the target test Tres. A program that allows constructing a directed graph of FSM transitions and finding coverage of all arcs on the base of the simulation results is developed. The input test kits corresponding to the arcs, which are in the coverage, make a test for the functional verification. An experimental research of the method of constructing compact tests for the verification of VHDLmodels of FSM on standard examples is performed.
ru
Міжнародний науково-навчальний центр інформаційних технологій і систем НАН та МОН України
Управляющие системы и машины
Технические средства информатики
Построение компактных тестов для функциональной верификации VHDL-описаний конечных автоматов
Constructing Compact Tests for Functional Verification of VHDL Descriptions of the Finite State Machines
Article
published earlier
institution Digital Library of Periodicals of National Academy of Sciences of Ukraine
collection DSpace DC
title Построение компактных тестов для функциональной верификации VHDL-описаний конечных автоматов
spellingShingle Построение компактных тестов для функциональной верификации VHDL-описаний конечных автоматов
Бибило, П.Н.
Романов, В.И.
Технические средства информатики
title_short Построение компактных тестов для функциональной верификации VHDL-описаний конечных автоматов
title_full Построение компактных тестов для функциональной верификации VHDL-описаний конечных автоматов
title_fullStr Построение компактных тестов для функциональной верификации VHDL-описаний конечных автоматов
title_full_unstemmed Построение компактных тестов для функциональной верификации VHDL-описаний конечных автоматов
title_sort построение компактных тестов для функциональной верификации vhdl-описаний конечных автоматов
author Бибило, П.Н.
Романов, В.И.
author_facet Бибило, П.Н.
Романов, В.И.
topic Технические средства информатики
topic_facet Технические средства информатики
publishDate 2017
language Russian
container_title Управляющие системы и машины
publisher Міжнародний науково-навчальний центр інформаційних технологій і систем НАН та МОН України
format Article
title_alt Constructing Compact Tests for Functional Verification of VHDL Descriptions of the Finite State Machines
description Разработана программа, позволяющая по полученной в результате моделирования последовательности состояний автомата строить ориентированный граф переходов автомата и находить покрытие всех дуг. Входные тестовые наборы, соответствующие дугам, вошедшим в покрытие, будут образовывать тест для функциональной верификации. Розроблено програму, яка дозволяє за отриманою в результаті моделювання послідовністю станів автомата будувати орієнтовний граф переходів автомата і знаходити покриття всіх дуг. Вхідні тестові набори, відповідні дугам, які увійшли в покриття, створюватимуть тест для функціональної верифікації. A correct VHDL-description of a finite state machine (FSM) is given. It is necessary to construct a test Tsrc for functional verification by simulation that will check the performance of all the available transitions between internal states of the FSM. The selection of FSM internal states from VHDL-description and the construction of the transition graph is a nontrivial task. In fact, it is necessary to automate the process of constructing a mathematical model of FSM in form of graph of transitions by analysis VHDL-program of FSM. To solve the problem we suggest an approach for obtaining an approximate solution based on simulation of VHDL-description of the FSM on the pseudo-random test Tsrc; selection from the test Tsrc some test kits, which will be included in the target test Tres. A program that allows constructing a directed graph of FSM transitions and finding coverage of all arcs on the base of the simulation results is developed. The input test kits corresponding to the arcs, which are in the coverage, make a test for the functional verification. An experimental research of the method of constructing compact tests for the verification of VHDLmodels of FSM on standard examples is performed.
issn 0130-5395
url https://nasplib.isofts.kiev.ua/handle/123456789/124949
citation_txt Построение компактных тестов для функциональной верификации VHDL-описаний конечных автоматов / П.Н. Бибило, В.И. Романов // Управляющие системы и машины. — 2017. — № 1. — С. 35-45. — Бібліогр.: 13 назв. — рос.
work_keys_str_mv AT bibilopn postroeniekompaktnyhtestovdlâfunkcionalʹnoiverifikaciivhdlopisaniikonečnyhavtomatov
AT romanovvi postroeniekompaktnyhtestovdlâfunkcionalʹnoiverifikaciivhdlopisaniikonečnyhavtomatov
AT bibilopn constructingcompacttestsforfunctionalverificationofvhdldescriptionsofthefinitestatemachines
AT romanovvi constructingcompacttestsforfunctionalverificationofvhdldescriptionsofthefinitestatemachines
first_indexed 2025-11-30T12:49:20Z
last_indexed 2025-11-30T12:49:20Z
_version_ 1850857663379800064

Схожі ресурси