Модельное проектирование процессора

Предложена новая последовательностная структура распределенного сетевого устройства управления и
 методология модельного проектирования процессора, состоящая в последовательном наращивании структуры процессора в контексте развертывания алгоритма вычислительного процесса. Пользуясь этой метод...

Повний опис

Збережено в:
Бібліографічні деталі
Опубліковано в:Доповіді НАН України
Дата:2017
ISSN:1025-6415
Автори: Кургаев, А.Ф., Григорьев, С.Н.
Формат: Стаття
Мова:Російська
Опубліковано: Видавничий дім "Академперіодика" НАН України 2017
Теми:
Онлайн доступ:https://nasplib.isofts.kiev.ua/handle/123456789/126423
Теги: Додати тег
Немає тегів, Будьте першим, хто поставить тег для цього запису!
Назва журналу:Digital Library of Periodicals of National Academy of Sciences of Ukraine
Цитувати:Модельное проектирование процессора / А.Ф. Кургаев, С.Н. Григорьев // Доповіді Національної академії наук України. — 2017. — № 2. — С. 16-23. — Бібліогр.: 7 назв. — рос.

Репозитарії

Digital Library of Periodicals of National Academy of Sciences of Ukraine
Опис
Резюме:Предложена новая последовательностная структура распределенного сетевого устройства управления и
 методология модельного проектирования процессора, состоящая в последовательном наращивании структуры процессора в контексте развертывания алгоритма вычислительного процесса. Пользуясь этой методологией разработаны и защищены несколькими патентами оптимальные структуры аппаратных средств представления и интерпретации знаний. Запропонована нова послідовнісна структура розподіленого мережного пристрою керування та методологія модельного проектування процесора, яка полягає в послідовному нарощуванні структури процесора в контексті розгортання алгоритму обчислювального процесу. Користуючись цією методологією розроблено й захищено декількома патентами оптимальні структури апаратних засобів подання й інтерпретації знань. A new sequential structure of the distributed network control unit and a methodology of model processor design,
 which consists in the successive building-up of the processor structure in the context of the deployment of
 a computational algorithm, is presented. Using this methodology, the optimal structures of a hardware for the
 knowledge representation and interpretation were developed and patented.
ISSN:1025-6415