Модельное проектирование процессора
Предложена новая последовательностная структура распределенного сетевого устройства управления и методология модельного проектирования процессора, состоящая в последовательном наращивании структуры процессора в контексте развертывания алгоритма вычислительного процесса. Пользуясь этой методологией...
Saved in:
| Published in: | Доповіді НАН України |
|---|---|
| Date: | 2017 |
| Main Authors: | , |
| Format: | Article |
| Language: | Russian |
| Published: |
Видавничий дім "Академперіодика" НАН України
2017
|
| Subjects: | |
| Online Access: | https://nasplib.isofts.kiev.ua/handle/123456789/126423 |
| Tags: |
Add Tag
No Tags, Be the first to tag this record!
|
| Journal Title: | Digital Library of Periodicals of National Academy of Sciences of Ukraine |
| Cite this: | Модельное проектирование процессора / А.Ф. Кургаев, С.Н. Григорьев // Доповіді Національної академії наук України. — 2017. — № 2. — С. 16-23. — Бібліогр.: 7 назв. — рос. |
Institution
Digital Library of Periodicals of National Academy of Sciences of Ukraine| Summary: | Предложена новая последовательностная структура распределенного сетевого устройства управления и
методология модельного проектирования процессора, состоящая в последовательном наращивании структуры процессора в контексте развертывания алгоритма вычислительного процесса. Пользуясь этой методологией разработаны и защищены несколькими патентами оптимальные структуры аппаратных средств представления и интерпретации знаний.
Запропонована нова послідовнісна структура розподіленого мережного пристрою керування та методологія модельного проектування процесора, яка полягає в послідовному нарощуванні структури процесора в контексті розгортання алгоритму обчислювального процесу. Користуючись цією методологією розроблено й захищено декількома патентами оптимальні структури апаратних засобів подання й інтерпретації знань.
A new sequential structure of the distributed network control unit and a methodology of model processor design,
which consists in the successive building-up of the processor structure in the context of the deployment of
a computational algorithm, is presented. Using this methodology, the optimal structures of a hardware for the
knowledge representation and interpretation were developed and patented.
|
|---|---|
| ISSN: | 1025-6415 |