Оптимізація структурних рішень комбінаційних суматорів згідно критеріїв мінімальної часової, апаратної та структурної складності

Запропонована структура суматора з прискореним переносом для виконання операції додавання двійкових чисел у базисі Радемахера. Виконано мікроелектронну реалізацію запропонованого суматора з прискореним переносом на ПЛІС. В результаті синтезу на ПЛІС відомого та запропонованого суматорів з прискорени...

Ausführliche Beschreibung

Gespeichert in:
Bibliographische Detailangaben
Veröffentlicht in:Математичне та комп'ютерне моделювання. Серія: Технічні науки
Datum:2017
Hauptverfasser: Круліковський, Б.Б., Возна, Н.Я., Грига, В.М., Давлетова, А.Я.
Format: Artikel
Sprache:Ukrainisch
Veröffentlicht: Інститут кібернетики ім. В.М. Глушкова НАН України 2017
Online Zugang:https://nasplib.isofts.kiev.ua/handle/123456789/133798
Tags: Tag hinzufügen
Keine Tags, Fügen Sie den ersten Tag hinzu!
Назва журналу:Digital Library of Periodicals of National Academy of Sciences of Ukraine
Zitieren:Оптимізація структурних рішень комбінаційних суматорів згідно критеріїв мінімальної часової, апаратної та структурної складності / Б.Б. Круліковський, Н.Я. Возна, В.М. Грига, А.Я. Давлетова // Математичне та комп'ютерне моделювання. Серія: Технічні науки: зб. наук. пр. — Кам’янець-Подільський: Кам'янець-Подільськ. нац. ун-т, 2017. — Вип. 15. — С. 97-103. — Бібліогр.: 6 назв. — укр.

Institution

Digital Library of Periodicals of National Academy of Sciences of Ukraine
Beschreibung
Zusammenfassung:Запропонована структура суматора з прискореним переносом для виконання операції додавання двійкових чисел у базисі Радемахера. Виконано мікроелектронну реалізацію запропонованого суматора з прискореним переносом на ПЛІС. В результаті синтезу на ПЛІС відомого та запропонованого суматорів з прискореним переносом отримано характеристики складності, які співпадають з теоретичними розрахунками. The proposed structure of the adder accelerated transition for adding operation binary numbers in the base Rademacher. Done Microelectronic implementation the proposed adder accelerated transition on the FPGA. Been received characteristics of complexity of the known and proposed adders with an accelerated transition by synthesis on FPGA.
ISSN:2308-5916