Разбиение множества векторов с целыми координатами логическими аппаратными средствами
Рассматривается задача разбиения множества векторов с целыми координатами относительно покоординатного и лексикографического порядка на векторах с использованием автоматной интерпретации. Предложена аппаратная реализация операций трехзначной логики на базе кристаллов FPGA для проверки выполнимости ф...
Gespeichert in:
| Veröffentlicht in: | Кибернетика и системный анализ |
|---|---|
| Datum: | 2019 |
| Hauptverfasser: | , , |
| Format: | Artikel |
| Sprache: | Russian |
| Veröffentlicht: |
Інститут кібернетики ім. В.М. Глушкова НАН України
2019
|
| Schlagworte: | |
| Online Zugang: | https://nasplib.isofts.kiev.ua/handle/123456789/180877 |
| Tags: |
Tag hinzufügen
Keine Tags, Fügen Sie den ersten Tag hinzu!
|
| Назва журналу: | Digital Library of Periodicals of National Academy of Sciences of Ukraine |
| Zitieren: | Разбиение множества векторов с целыми координатами логическими аппаратными средствами / С.Л. Крывый, В.Н. Опанасенко, С.Б. Завьялов // Кибернетика и системный анализ. — 2019. — Т. 56, № 3. — С. 136-148. — Бібліогр.: 16 назв. — рос. |
Institution
Digital Library of Periodicals of National Academy of Sciences of Ukraine| Zusammenfassung: | Рассматривается задача разбиения множества векторов с целыми координатами относительно покоординатного и лексикографического порядка на векторах с использованием автоматной интерпретации. Предложена аппаратная реализация операций трехзначной логики на базе кристаллов FPGA для проверки выполнимости формул этой логики.
Розглянуто задачу розбиття множини векторів з цілими координатами відносно покоординатного і лексикографічного порядку на векторах із використанням автоматної інтерпретації. Запропоновано апаратну реалізацію операцій тризначної логіки на базі кристалів FPGA для перевірки виконуваності формул цієї логіки.
The problem of partitioning a set of vectors with integer coordinates with respect to the coordinate-wise and lexicographic order on vectors by using an automatic interpretation is considered. The FPGA-based hardware implementation of three-valued logic operations for feasibility verification of the formulas of this logic is proposed.
|
|---|---|
| ISSN: | 1019-5262 |