Совместное использование методов структурной декомпозиции для оптимизации схемы микропрограммного автомата Мура

• Опубліковано в: : Кібернетика та системний аналіз
• Дата: 2021
• Автори: Баркалов, А.А., Титаренко, Л.А., Баев, А.В., Матвиенко, А.В.
• Формат: Стаття
• Мова: Російська
• Опубліковано: Інститут кібернетики ім. В.М. Глушкова НАН України 2021
• Теми: Кібернетика
• Онлайн доступ: https://nasplib.isofts.kiev.ua/handle/123456789/190642
• Назва журналу: Digital Library of Periodicals of National Academy of Sciences of Ukraine
• Цитувати: Совместное использование методов структурной декомпозиции для оптимизации схемы микропрограммного автомата Мура / А.А. Баркалов, Л.А. Титаренко, А.В. Баев, А.В. Матвиенко // Кібернетика та системний аналіз. — 2021. — Т. 57, № 2. — С. 3–16. — Бібліогр.: 38 назв. — рос.

Предложен метод оптимизации аппаратурных затрат в схеме автомата Мура, реализуемой в базисе FPGA. Метод основан на одновременном использовании замены входов и преобразования кодов состояний в коды классов псевдоэквивалентных состояний. Такой подход приводит к трехуровневой схеме автомата. Приведен пример синтеза автомата Мура с использованием предложенного метода и выполнен анализ его положительных и отрицательных характеристик. Исследования на базе стандартных автоматов показали, что данный метод позволяет уменьшить аппаратурные затраты и потребляемую мощность при незначительной потере быстродействия. Запропоновано метод оптимізації апаратурних витрат в схемі автомата Мура, що реалізується в базисі FPGA. Метод ґрунтується на одночасному використанні заміни входів і перетворення кодів станів у коди класів псевдоеквівалентних станів. Такий підхід призводить до трирівневої схеми автомата. Наведено приклад синтезу автомата Мура з використанням запропонованого методу і виконано аналіз позитивних і негативних його характеристик. Дослідження на базі стандартних автоматів показали, що запропонований метод дає змогу зменшити апаратурні витрати і споживану потужність із незначною втратою швидкодії. A method is proposed for optimizing hardware amount in the circuit of Moore FSM implemented with FPGA. The method is based on joint using replacement of inputs and transformation of state codes into codes of classes of pseudoequivalent states. This approach leads to a three-level circuit of FSM. There is shown an example of synthesis of Moore FSM with application of the proposed method. Analysis of positive and negative features of the proposed method is conducted. The researches on the base of standard benchmark FSM show that the proposed method allows reducing hardware amount and consumed power with insignificant degradation of FSM performance.