Проектирование модулей с плавающей точкой на ПЛИС с использованием языка VHDL

• Опубліковано в: : Математичні машини і системи
• Дата: 2005
• Автори: Опанасенко, В.Н., Сахарин, В.Г., Лисовый, А.Н.
• Формат: Стаття
• Мова: Російська
• Опубліковано: Інститут проблем математичних машин і систем НАН України 2005
• Теми: Обчислювальні системи
• Онлайн доступ: https://nasplib.isofts.kiev.ua/handle/123456789/58447
• Назва журналу: Digital Library of Periodicals of National Academy of Sciences of Ukraine
• Цитувати: Проектирование модулей с плавающей точкой на ПЛИС с использованием языка VHDL / В.Н. Опанасенко, В.Г. Сахарин, А.Н. Лисовый // Мат. машини і системи. — 2005. — № 3. — С. 17-23. — Бібліогр.: 10 назв. — рос.

Предложена структурная реализация 32-разрядного модуля деления с плавающей точкой, 
 соответствующего стандарту IEEE-754, в элементном базисе ПЛИС типа FPGA фирмы Xilinx, 
 выполненная путем поведенческого описания алгоритма на языке VHDL. Реализована проверка 
 функционирования модуля деления методом моделирования в системе ModelSim Xilinx Edition–MXE II с 
 помощью проверочного стенда, выполненного средствами схематического редактора Engineering Capture 
 System (ECS) и HDL-редактора, входящих в состав системы Xilinx ISE Foundation. Запропоновано структурну реалізацію 32-розрядного модуля ділення з плаваючою точкою, що 
 відповідає стандарту IEEE-754, в елементному базисі ПЛІС типу FPGA фірми Xilinx, який виконано шляхом 
 поведінкового опису алгоритму мовою VHDL. Реалізовано перевірку функціонування модуля ділення 
 методом моделювання в системі ModelSim Xilinx Edition–MXE II за допомогою перевірочного стенда, який 
 виконано засобами схематичного редактора Engineering Capture System (ECS) та HDL-редактора, що 
 входять до складу системи Xilinx ISE Foundation. The structural realization of the PLD-based of a Xilinx type FPGA 32-bit module of division with a floating 
 point appropriate to the standard IEEE-754, executed by using the behavioral description of algorithm by language 
 VHDL is offered. The check of functioning of the module of division by a method of modeling in system ModelSim 
 Xilinx Edition–MXE II with the help of the verifying stand executed by means of the schematic editor Engineering 
 Capture System (ECS) and the HDL-editor, Xilinx ISE Foundation system, included in structure is realized.