Параллельный алгоритм моделирования цифровых устройств с неисправностями для многоядерных систем с общей памятью

• Опубліковано в: : Электронное моделирование
• Дата: 2011
• Автор: Иванов, Д.Е.
• Формат: Стаття
• Мова: Russian
• Опубліковано: Інститут проблем моделювання в енергетиці ім. Г.Є. Пухова НАН України 2011
• Теми: Вычислительные процессы и системы
• Онлайн доступ: https://nasplib.isofts.kiev.ua/handle/123456789/61756
• Назва журналу: Digital Library of Periodicals of National Academy of Sciences of Ukraine
• Цитувати: Параллельный алгоритм моделирования цифровых устройств с неисправностями для многоядерных систем с общей памятью / Д.Е. Иванов // Электронное моделирование. — 2011 — Т. 33, № 2. — С. 93-106. — Бібліогр.: 22 назв. — рос.

Предложен новый параллельный алгоритм моделирования цифровых схем с неисправностями, основанный на одновременном многопоточном моделировании групп неисправностей для каждого входного набора, когда в каждом потоке параллельно по разрядам машинного слова моделируется группа неисправностей. Для ускорения работы дополнительно использовано динамическое разбиение списка неисправностей на такие группы. Приведены результаты машинных экспериментов со схемами ISCAS-89, проведенных на 12-ядерной рабочей станции. Запропоновано новий паралельний алгоритм моделювання цифрових схем із пошкодженнями, базований на одночасному багатопоточному моделюванні груп пошкоджень для кожного вхідного набору, коли в кожному потоці паралельно за розрядами машинного слова моделюється група пошкоджень. Для прискорення процесу додатково використано динамічне розбиття списку пошкоджень на такі групи. Наведено результати машинних експериментів зі схемами ISCAS-89, проведених на 12-ядерній робочій станції. A new algorithm for parallel many-threaded fault simulation of digital circuits is proposed. It is based on the concurrent many-threaded simulation of the groups of faults for each input vector. Each group of faults is simulated in bit-parallel way. The dynamic fault partitioning for forming such groups is used to speed-up the algorithm. The results of computational experiments on ISCAS-89 benchmarks circuits are reported, which are obtained on the 12-core workstation.