Оптимизация логической схемы автомата Мура на CPLD
Предлагается метод уменьшения числа макроячеек PAL в логической схеме микропрограммного автомата Мура. Метод основан на использовании свободных выходов встроенных блоков памяти для представления кодов классов псевдоэквивалентных состояний. Предлагаемый подход позволяет уменьшить аппаратурные затраты...
Gespeichert in:
| Datum: | 2007 |
|---|---|
| Hauptverfasser: | , , |
| Format: | Artikel |
| Sprache: | Russisch |
| Veröffentlicht: |
Інститут кібернетики ім. В.М. Глушкова НАН України
2007
|
| Online Zugang: | https://nasplib.isofts.kiev.ua/handle/123456789/6473 |
| Tags: |
Tag hinzufügen
Keine Tags, Fügen Sie den ersten Tag hinzu!
|
| Назва журналу: | Digital Library of Periodicals of National Academy of Sciences of Ukraine |
| Zitieren: | Оптимизация логической схемы автомата Мура на CPLD / А.А. Баркалов, А.В. Матвиенко, С.А. Цололо // Комп’ютерні засоби, мережі та системи. — 2007. — № 6. — С. 46-51. — Бібліогр.: 10 назв. — рос. |
Institution
Digital Library of Periodicals of National Academy of Sciences of Ukraine| Zusammenfassung: | Предлагается метод уменьшения числа макроячеек PAL в логической схеме микропрограммного автомата Мура. Метод основан на использовании свободных выходов встроенных блоков памяти для представления кодов классов псевдоэквивалентных состояний. Предлагаемый подход позволяет уменьшить аппаратурные затраты без уменьшения призводительности цифровой системы.
Method of decrease of number of PAL macrocells in the circuit of Moore FSM is proposed. Method is based on usage of free outputs of embedded memory blocks to represent the codes of the classes of the pseudoequivalent states. Proposed approach permits to decrease the hardware amount without decrease of digital system performance.
|
|---|---|
| ISSN: | 1817-9908 |