Оптимизация логической схемы автомата Мура на CPLD
Предлагается метод уменьшения числа макроячеек PAL в логической схеме микропрограммного автомата Мура. Метод основан на использовании свободных выходов встроенных блоков памяти для представления кодов классов псевдоэквивалентных состояний. Предлагаемый подход позволяет уменьшить аппаратурные затраты...
Saved in:
| Date: | 2007 |
|---|---|
| Main Authors: | , , |
| Format: | Article |
| Language: | Russian |
| Published: |
Інститут кібернетики ім. В.М. Глушкова НАН України
2007
|
| Online Access: | https://nasplib.isofts.kiev.ua/handle/123456789/6473 |
| Tags: |
Add Tag
No Tags, Be the first to tag this record!
|
| Journal Title: | Digital Library of Periodicals of National Academy of Sciences of Ukraine |
| Cite this: | Оптимизация логической схемы автомата Мура на CPLD / А.А. Баркалов, А.В. Матвиенко, С.А. Цололо // Комп’ютерні засоби, мережі та системи. — 2007. — № 6. — С. 46-51. — Бібліогр.: 10 назв. — рос. |
Institution
Digital Library of Periodicals of National Academy of Sciences of Ukraine| _version_ | 1862556404039024640 |
|---|---|
| author | Баркалов, А.А. Матвиенко, А.В. Цололо, С.А. |
| author_facet | Баркалов, А.А. Матвиенко, А.В. Цололо, С.А. |
| citation_txt | Оптимизация логической схемы автомата Мура на CPLD / А.А. Баркалов, А.В. Матвиенко, С.А. Цололо // Комп’ютерні засоби, мережі та системи. — 2007. — № 6. — С. 46-51. — Бібліогр.: 10 назв. — рос. |
| collection | DSpace DC |
| description | Предлагается метод уменьшения числа макроячеек PAL в логической схеме микропрограммного автомата Мура. Метод основан на использовании свободных выходов встроенных блоков памяти для представления кодов классов псевдоэквивалентных состояний. Предлагаемый подход позволяет уменьшить аппаратурные затраты без уменьшения призводительности цифровой системы.
Method of decrease of number of PAL macrocells in the circuit of Moore FSM is proposed. Method is based on usage of free outputs of embedded memory blocks to represent the codes of the classes of the pseudoequivalent states. Proposed approach permits to decrease the hardware amount without decrease of digital system performance.
|
| first_indexed | 2025-11-25T22:31:33Z |
| format | Article |
| fulltext | |
| id | nasplib_isofts_kiev_ua-123456789-6473 |
| institution | Digital Library of Periodicals of National Academy of Sciences of Ukraine |
| issn | 1817-9908 |
| language | Russian |
| last_indexed | 2025-11-25T22:31:33Z |
| publishDate | 2007 |
| publisher | Інститут кібернетики ім. В.М. Глушкова НАН України |
| record_format | dspace |
| spelling | Баркалов, А.А. Матвиенко, А.В. Цололо, С.А. 2010-03-04T14:23:50Z 2010-03-04T14:23:50Z 2007 Оптимизация логической схемы автомата Мура на CPLD / А.А. Баркалов, А.В. Матвиенко, С.А. Цололо // Комп’ютерні засоби, мережі та системи. — 2007. — № 6. — С. 46-51. — Бібліогр.: 10 назв. — рос. 1817-9908 https://nasplib.isofts.kiev.ua/handle/123456789/6473 681.324 Предлагается метод уменьшения числа макроячеек PAL в логической схеме микропрограммного автомата Мура. Метод основан на использовании свободных выходов встроенных блоков памяти для представления кодов классов псевдоэквивалентных состояний. Предлагаемый подход позволяет уменьшить аппаратурные затраты без уменьшения призводительности цифровой системы. Method of decrease of number of PAL macrocells in the circuit of Moore FSM is proposed. Method is based on usage of free outputs of embedded memory blocks to represent the codes of the classes of the pseudoequivalent states. Proposed approach permits to decrease the hardware amount without decrease of digital system performance. ru Інститут кібернетики ім. В.М. Глушкова НАН України Оптимизация логической схемы автомата Мура на CPLD Optimization of logic circuit of Moore FSM on CPLD Article published earlier |
| spellingShingle | Оптимизация логической схемы автомата Мура на CPLD Баркалов, А.А. Матвиенко, А.В. Цололо, С.А. |
| title | Оптимизация логической схемы автомата Мура на CPLD |
| title_alt | Optimization of logic circuit of Moore FSM on CPLD |
| title_full | Оптимизация логической схемы автомата Мура на CPLD |
| title_fullStr | Оптимизация логической схемы автомата Мура на CPLD |
| title_full_unstemmed | Оптимизация логической схемы автомата Мура на CPLD |
| title_short | Оптимизация логической схемы автомата Мура на CPLD |
| title_sort | оптимизация логической схемы автомата мура на cpld |
| url | https://nasplib.isofts.kiev.ua/handle/123456789/6473 |
| work_keys_str_mv | AT barkalovaa optimizaciâlogičeskoishemyavtomatamuranacpld AT matvienkoav optimizaciâlogičeskoishemyavtomatamuranacpld AT cololosa optimizaciâlogičeskoishemyavtomatamuranacpld AT barkalovaa optimizationoflogiccircuitofmoorefsmoncpld AT matvienkoav optimizationoflogiccircuitofmoorefsmoncpld AT cololosa optimizationoflogiccircuitofmoorefsmoncpld |