Високопродуктивний синхронізований матричний процесор множення АЛП суперкомп’ютерів
The scope of application and priority directions of improvement of high-performance multibit matrix multipliers (MMM) as components of ALU coprocessors of multicore supercomputers are outlined. The characteristics of performance and hardware complexity of known matrix multi...
Gespeichert in:
| Datum: | 2023 |
|---|---|
| Hauptverfasser: | , , |
| Format: | Artikel |
| Sprache: | Ukrainisch |
| Veröffentlicht: |
Інститут прикладних проблем механіки і математики ім. Я. С. Підстригача НАН України
2023
|
| Schlagworte: | |
| Online Zugang: | https://www.fmmit.lviv.ua/index.php/fmmit/article/view/302 |
| Tags: |
Tag hinzufügen
Keine Tags, Fügen Sie den ersten Tag hinzu!
|
| Назва журналу: | Physico-mathematical modeling and informational technologies |
| Завантажити файл: |  |
Institution
Physico-mathematical modeling and informational technologies| _version_ | 1867479671770185728 |
|---|---|
| author | Nykolaychuk, Yaroslav Hryha, Volodymyr Zastavnyi, Oleh |
| author_facet | Nykolaychuk, Yaroslav Hryha, Volodymyr Zastavnyi, Oleh |
| author_institution_txt_mv | [
{
"author": "Yaroslav Nykolaychuk",
"institution": "д. т. н., професор, Західноукраїнський національний університет, вул. Львівська, 11, 46009, Тернопіль"
},
{
"author": "Volodymyr Hryha",
"institution": "к. т. н., доцент, Прикарпатський національний університет імені Василя Стефаника, вул. Шевченка, 57, 76018, Івано-Франківськ"
},
{
"author": "Oleh Zastavnyi",
"institution": "к.т.н., старший викладач, Західноукраїнський національний університет, вул. Львівська, 11, 46009, Тернопіль"
}
] |
| author_sort | Nykolaychuk, Yaroslav |
| baseUrl_str | http://www.fmmit.lviv.ua/index.php/fmmit/oai |
| collection | OJS |
| datestamp_date | 2025-02-21T17:31:10Z |
| description | The scope of application and priority directions of improvement of high-performance multibit matrix multipliers (MMM) as components of ALU coprocessors of multicore supercomputers are outlined. The characteristics of performance and hardware complexity of known matrix multipliers are systematized. The prospect of improving the structures of multipliers based on synchronized single-bit accumulative binary adders (SABA) is substantiated. The algorithm and structure of the MMM based on multiplex-switched SABAs are proposed. The system characteristics of this class of multipliers are investigated depending on the bit depth of the input binary codes. |
| first_indexed | 2026-06-09T01:09:59Z |
| format | Article |
| fulltext |
42
doi.org/10.15407/fmmit2023.37.042
Високопродуктивний синхронізований матричний
процесор множення АЛП суперкомп’ютерів
Ярослав Николайчук1, Володимир Грига2, Олег Заставний3
1 д. т. н., професор, Західноукраїнський національний університет, вул. Львівська, 11, 46009, Тернопіль, e-mail:
ya.nykolaichuk@wunu.edu.ua
2 к. т. н., доцент, Прикарпатський національний університет імені Василя Стефаника, вул. Шевченка, 57, 76018,
Івано-Франківськ, e-mail: v.dr_2000@ukr.net
3 к.т.н., старший викладач, Західноукраїнський національний університет, вул. Львівська, 11, 46009, Тернопіль,
e-mail: o.zastavnyi@wunu.edu.ua
Викладені сфери застосування та пріоритетні напрямки удосконалення
високопродуктивних багаторозрядних матричних перемножувачів (БМП) у якості
компонентів співпроцесорів АЛП багатоядерних суперкомп’ютерів. Систематизовані
характеристики швидкодії та апаратної складності відомих матричних перемножувачів.
Обгрунтована перспектива удосконалення структур перемножувачів на основі
синхронізованих однорозрядних накопичуючих двійкових суматорів (СНДС).
Запропонований алгоритм та структура БМП на основі мультиплексно-комутованих
СНДС. Досліджені системні характеристики такого класу перемножувачів залежно від
розрядності вхідних двійкових кодів.
Ключові слова: АЛП суперкомп’ютерів, співпроцесори, синхронізовані
суматори, перемножувачі, бінарно-двійкова арифметика.
Вступ. Основними швидкодіючими компонентами суперкомп’ютерів є
процесори оснащені багаторозрядними високопродуктивними модулями АЛП.
До класу таких процесорів відносять АЛП векторних та скалярних
суперкомп’ютерів фірм: Cray, Fujitsu, Hitachi, IBM, HP [1].
Високопродуктивні співпроцесори у якості компонентів АЛП широко
застосовуються при реалізації алгоритмічно-складних обчислень статистичного,
кореляційного, спектрального, кластерного та ентропійного аналізу, а також в
обладнанні військового призначення.
1. Пріоритетні напрями удосконалення досліджуваного класу співпроцесорів
Пріоритетним напрямком удосконалення таких співпроцесорів є досягнення
максимально-можливої швидкодії обчислень [2].
Виключно-масове застосування у сучасних комп’ютерних системах та
суперпроцесорах класичної двійкової арифметики, яка містить наскрізні
переноси між розрядами, є особливо негативним фактором можливостей
підвищення швидкодії багаторозрядних обчислювальних засобів. Наприклад, при
здійсненні операцій додавання та множення двох n-розрядних монодвійкових
УДК 681.32
mailto:ya.nykolaichuk@wunu.edu.ua
mailto:v.dr_2000@ukr.net
mailto:o.zastavnyi@wunu.edu.ua
ISSN 1816-1545 Фізико-математичне моделювання та інформаційні технології
2023, вип. 37, 42-46
43
кодів (МДК) відбувається затримка сигналів в обчислювальному пристрої,
відповідно на n та 2n+(2n-1) мікротактів. Тобто, при розрядності регістрів пам’яті
АЛП ядер суперкомп’ютерів у діапазоні (128 - 2048) біт, затримка сигналів при
виконанні операції додавання у класичних багаторозрядних двійкових суматорах
(БДС) [3] з прямими інформаційними входо-виходами, відповідно складає – (256
- 4096) мікротактів, що суттєво знижує швидкодію АЛП суперкомп’ютерів.
У відомих структурах однорозрядних суматорів [3], затримка наскрізних
переносів (Сout) становить - 2 мікротакти, а формування біта суми (Si) - 6
мікротактів.
З метою удосконалення та підвищення швидкодії такого класу БДС нами
запропонована структура на основі інверсних входо-виходів однорозрядних
суматорів з парафазними (кубітними) інформаційними входами [4], яка
представлена на рис. 1.
Рис. 1. Запропонована структура n-розрядного БДС на основі інверсних входо-виходів.
Дана n-розрядна структура БДС дозволяє здійснити операцію додавання
двох n-розрядних двійкових чисел за n мікротактів, тобто із затримкою
наскрізних переносів – 1 мікротакт, що підвищує швидкодію суматора у
порівнянні з відомим у 2 рази.
На рис. 2 а,б,в представлені однорозрядні компоненти перемножувачів
Брауна [5], Дадда з однофазними входо/виходами [6] та запропонована нами
структура з парафазними входо-виходами [7].
а)
б)
в)
Рис. 2. Однорозрядні компоненти матричних перемножувачів: Брауна (а); Дадда (б);
запропонований з парафазними входо-виходами (в).
Максимальна швидкодія такого класу перемножувачів на основі
запропонованих однорозярдних суматорів з парафазними (кубітними) входо-
виходами (рис. 3в) [8], які мають затримки сигналів формування суми та
наскрізних переносів 1 мікротакт відповідає критерію мінімально-можливої
часової складності такого класу перемножувачів.
Ярослав Николайчук, Володимир Грига, Олег Заставний
Високопродуктивний синхронізований матричний процесор множення АЛП суперкомп’ютерів
44
Принциповим недоліком таких перемножувачів є наявність наскрізних
переносів між компонентами їх структур.
2. Математичні основи бінарно-двійкової арифметики
В основу побудови високопродуктивних багаторозрядних синхронізованих
матричних перемножувачів покладені математичні положення теорії бінарної
арифметики.
Згідно положень бінарно-двійкової арифметики, запропонованої
професором Я.М. Николайчуком [8], кожне n-розрядне двійкове число, яке
представлене двійковим монокодом (МДК), представляється 2n-розрядним
бінарним двійковим кодом (БДК), який містить у кожному розряді біт
наскрізного переносу (
.
iC ) та біт суми (
.
iS ).
Приклад такого бінарного двійкового коду (БДК) має вигляд:
1 1 0 0
. . . . . . .
,..., ,...,n n n i id C S C S C S , (1)
де
.
nd – 2n-розрядне бінарно-двійкове число.
Запропонований принцип кодування двійкових чисел з реєстрацією бітів
наскрізних переносів (
.
iC ) та бітів суми (
.
iS ) у кожному розряді БДК дозволяє
виключити операції наскрізного переносу в алгоритмах обчислень сум та
добутків незалежно від розрядності вхідних двійкових кодів.
Операція додавання двох двійкових чисел згідно бінарної арифметики
здійснюється наступним чином. Нехай, маємо: x+y =
.
nd , де x,y – n-розрядні
двійкові числа, які після додавання утворюють 2n-розрядний БДК, згідно виразу:
0
0
1 1
1 1
1 1 2 1 1 0(
( , ..., , ..., , )
( , ..., , ..., , )
, ..., , ..., , ..., )
n i
n i
n n i i
x a a a a
y b b b b
d C S C S C S C S
, (2)
де x, y – двійкові коди цілих чисел: 0,1ia ; 0,1ib ; 0,1iC
; 0,1iS
; 1 0, 2id
.
3. Структура високопродуктивного синхронізованого матричного процесора
множення, який реалізує обчислювальні операції згідно бінарно-двійкової
арифметики
На рис. 3 представлена мікроелектронна структура (а) та її однорозрядний
компонент (б) формування 2n-розрядного БДК шляхом додавання двох n-
розрядних МДК. На основі запропонованих однорозрядних синхронізованих
суматорів [9] розроблена архітектура синхронізованого матричного
перемножувача, 16-розрядна структура якого показана на рис.3 (в).
ISSN 1816-1545 Фізико-математичне моделювання та інформаційні технології
2023, вип. 37, 42-46
45
а)
б)
в)
Рис. 3. Структури мікроелектронного компонента НС (а); 2n-розрядного БДК (б);
архітектура синхронізованого 16-розрядного матричного перемножувача (в).
Розроблений алгоритм перемноження на основі бінарно-двійкової
арифметики включає операції: скидання всіх тригерів пристрою у ‘0’-стан’
формування кодів Бута у непарних суматорах та послідовне додавання кодів БДК
між (1-2, 2-4,…, log2 (n-1)) суматорами з часовою затримкою 3*5=15 -
мікротактів.
Наприклад, при розрядності перемножуваних чисел 1024 біт формування
вихідного коду результату множення запропонованою структурою здійснюється
за 2+2+(15*9)=139 мікротактів, що у 30 разів перевищує швидкодію
перемножувачів на основі відомих класичних матричних структурах.
Ярослав Николайчук, Володимир Грига, Олег Заставний
Високопродуктивний синхронізований матричний процесор множення АЛП суперкомп’ютерів
46
Висновки. Викладений аналіз системних характеристик відомих структур
несинхронізованих матричних перемножувачів, які містять у якості компонентів
несинхронізовані однорозрядні комбінаційні суматори, принципово обмежує їх
швидкодію в залежності від розрядності вхідних двійкових кодів із затримкою
сигналів n+(n-1) мікротактів. Запропонована структура високопродуктивного
синхронізованого матричного процесора множення, який реалізує алгоритм
обчислення згідно бінарної двійкової арифметики, дозволяє збільшити
швидкодію такого класу співпроцесорів АЛП суперкомп’ютерів з розрядністю
(1024-4096 біт) у 30-90 разів.
Література
[1] IBM official website. Access mode: https://www.ibm.com
[2] Ivan V. Sergienko, Valery K. Zadiraka, Oleg M. Lytvyn. “Elements of the General Theory of
Optimal Algorithms”, Springer Optimization and Applications, Springer, 2021,- 377 p.
[3] Електронний ресурс: http://phg.su/basis2/X134.HTM
[4] Y. Nyckolaychuk, V. Hryha, N. Vozna, A. Voronych, A. Segin, P. Humennyi High-performance
coprocessors for arithmetic and logic operations of multi-bit cores for vector and scalar
supercomputers // Advanced Computer Information Technologies. 12th International Conference.
ACIT 2022. – Spišská Kapitula, Slovakia, September 2022. – P. 410-414.
[5] Возна Н.Я., Николайчук Я.М., Давлетова А.Я. Методи удосконалення структур
багаторозрядних перемножувальних пристроїв матричного типу. Фізико-математичне
моделювання та інформаційні технології, (32), 2021, 80-85
[6] Возна Н.Я., Грига В.М., Николайчук Я.М. Патент на винахід № 123924. Матричний
перемножувач, Бюл. №25, 2021.
[7] Давлетова А.Я., Грига В.М., Николайчук Я.М. Патент на винахід № 132520. Матричний
перемножувач, Бюл. №4, 2019.
[8] Николайчук Я.М. Основи теорії, методології та схемотехніки бінарної арифметики
багаторозрядних суперкомп’ютерів // Матеріали проблемно-наукової міжгалузевої
конференції “Інформаційні проблеми комп’ютерних систем, юриспруденції, енергетики,
моделювання та управління”, ISCM-2022 – Надвірна, 2022. – С. 11-27.
[9] Пітух І.Р., Грига В.М., Николайчук Л.М., Грига Л.П. Патент на корисну модель № 146833.
Повний однорозрядний синхронізований суматор, Бюл. №12, 2021
High-performance synchronized matrix ALU multiplication
processor for supercomputers
Yaroslav Nykolaychuk, Volodymyr Hryha, Oleh Zastavnyi
The scope of application and priority directions of improvement of high-performance multibit
matrix multipliers (MMM) as components of ALU coprocessors of multicore supercomputers are
outlined. The characteristics of performance and hardware complexity of known matrix multipliers
are systematized. The prospect of improving the structures of multipliers based on synchronized
single-bit accumulative binary adders (SABA) is substantiated. The algorithm and structure of the
MMM based on multiplex-switched SABAs are proposed. The system characteristics of this class
of multipliers are investigated depending on the bit depth of the input binary codes.
Отримано 30.03.23
https://www.ibm.com/
http://phg.su/basis2/X134.HTM
|
| id | oai:ojs2.www.fmmit.lviv.ua:article-302 |
| institution | Physico-mathematical modeling and informational technologies |
| keywords_txt_mv | keywords |
| language | Ukrainian |
| last_indexed | 2026-06-09T01:09:59Z |
| publishDate | 2023 |
| publisher | Інститут прикладних проблем механіки і математики ім. Я. С. Підстригача НАН України |
| record_format | ojs |
| resource_txt_mv | wwwfmmitlvivua/91/4366efc393d9c096a34bc0ba3a309291.pdf |
| spelling | oai:ojs2.www.fmmit.lviv.ua:article-3022025-02-21T17:31:10Z High-performance synchronized matrix ALU multiplication processor for supercomputers Високопродуктивний синхронізований матричний процесор множення АЛП суперкомп’ютерів Nykolaychuk, Yaroslav Hryha, Volodymyr Zastavnyi, Oleh АЛП суперкомп’ютерів, співпроцесори, синхронізовані суматори, перемножувачі, бінарно-двійкова арифметика The scope of application and priority directions of improvement of high-performance multibit matrix multipliers (MMM) as components of ALU coprocessors of multicore supercomputers are outlined. The characteristics of performance and hardware complexity of known matrix multipliers are systematized. The prospect of improving the structures of multipliers based on synchronized single-bit accumulative binary adders (SABA) is substantiated. The algorithm and structure of the MMM based on multiplex-switched SABAs are proposed. The system characteristics of this class of multipliers are investigated depending on the bit depth of the input binary codes. Викладені сфери застосування та пріоритетні напрямки удосконалення високопродуктивних багаторозрядних матричних перемножувачів (БМП) у якості компонентів співпроцесорів АЛП багатоядерних суперкомп’ютерів. Систематизовані характеристики швидкодії та апаратної складності відомих матричних перемножувачів. Обгрунтована перспектива удосконалення структур перемножувачів на основі синхронізованих однорозрядних накопичуючих двійкових суматорів (СНДС). Запропонований алгоритм та структура БМП на основі мультиплексно-комутованих СНДС. Досліджені системні характеристики такого класу перемножувачів залежно від розрядності вхідних двійкових кодів Інститут прикладних проблем механіки і математики ім. Я. С. Підстригача НАН України 2023-06-27 Article Article application/pdf https://www.fmmit.lviv.ua/index.php/fmmit/article/view/302 PHYSICO-MATHEMATICAL MODELLING AND INFORMATIONAL TECHNOLOGIES; No. 37 (2023): ФІЗИКО-МАТЕМАТИЧНЕ МОДЕЛЮВАННЯ ТА ІНФОРМАЦІЙНІ ТЕХНОЛОГІЇ; 42-46 ФІЗИКО-МАТЕМАТИЧНЕ МОДЕЛЮВАННЯ ТА ІНФОРМАЦІЙНІ ТЕХНОЛОГІЇ; № 37 (2023): ФІЗИКО-МАТЕМАТИЧНЕ МОДЕЛЮВАННЯ ТА ІНФОРМАЦІЙНІ ТЕХНОЛОГІЇ; 42-46 2617-5258 1816-1545 10.15407/fmmit2023.37 uk https://www.fmmit.lviv.ua/index.php/fmmit/article/view/302/270 Авторське право (c) 2023 Ярослав Николайчук, Володимир Грига, Олег Заставний (Автор) |
| spellingShingle | АЛП суперкомп’ютерів співпроцесори синхронізовані суматори перемножувачі бінарно-двійкова арифметика Nykolaychuk, Yaroslav Hryha, Volodymyr Zastavnyi, Oleh Високопродуктивний синхронізований матричний процесор множення АЛП суперкомп’ютерів |
| title | Високопродуктивний синхронізований матричний процесор множення АЛП суперкомп’ютерів |
| title_alt | High-performance synchronized matrix ALU multiplication processor for supercomputers |
| title_full | Високопродуктивний синхронізований матричний процесор множення АЛП суперкомп’ютерів |
| title_fullStr | Високопродуктивний синхронізований матричний процесор множення АЛП суперкомп’ютерів |
| title_full_unstemmed | Високопродуктивний синхронізований матричний процесор множення АЛП суперкомп’ютерів |
| title_short | Високопродуктивний синхронізований матричний процесор множення АЛП суперкомп’ютерів |
| title_sort | високопродуктивний синхронізований матричний процесор множення алп суперкомп’ютерів |
| topic | АЛП суперкомп’ютерів співпроцесори синхронізовані суматори перемножувачі бінарно-двійкова арифметика |
| topic_facet | АЛП суперкомп’ютерів співпроцесори синхронізовані суматори перемножувачі бінарно-двійкова арифметика |
| url | https://www.fmmit.lviv.ua/index.php/fmmit/article/view/302 |
| work_keys_str_mv | AT nykolaychukyaroslav highperformancesynchronizedmatrixalumultiplicationprocessorforsupercomputers AT hryhavolodymyr highperformancesynchronizedmatrixalumultiplicationprocessorforsupercomputers AT zastavnyioleh highperformancesynchronizedmatrixalumultiplicationprocessorforsupercomputers AT nykolaychukyaroslav visokoproduktivnijsinhronízovanijmatričnijprocesormnožennâalpsuperkompûterív AT hryhavolodymyr visokoproduktivnijsinhronízovanijmatričnijprocesormnožennâalpsuperkompûterív AT zastavnyioleh visokoproduktivnijsinhronízovanijmatričnijprocesormnožennâalpsuperkompûterív |