Модель сумматора с параллельным выполнением микроопераций
The functioning processes of different types of adders are analyzed through their modeling in Verilog within the Active-HDL environment. Timing diagrams were obtained, confirming the increased performance of adders with parallel execution of micro-operations compared to devices with sequential execu...
Збережено в:
| Дата: | 2005 |
|---|---|
| Автори: | , , |
| Формат: | Стаття |
| Мова: | Українська |
| Опубліковано: |
PE "Politekhperiodika", Book and Journal Publishers
2005
|
| Теми: | |
| Онлайн доступ: | https://www.tkea.com.ua/index.php/journal/article/view/TKEA2005.2.17 |
| Теги: |
Додати тег
Немає тегів, Будьте першим, хто поставить тег для цього запису!
|
| Назва журналу: | Technology and design in electronic equipment |
Репозитарії
Technology and design in electronic equipment| _version_ | 1863855188970831872 |
|---|---|
| author | Paulin, O. N. Shapo, F. S. Sinegub, N. I. |
| author_facet | Paulin, O. N. Shapo, F. S. Sinegub, N. I. |
| author_sort | Paulin, O. N. |
| baseUrl_str | https://www.tkea.com.ua/index.php/journal/oai |
| collection | OJS |
| datestamp_date | 2026-04-29T15:52:35Z |
| description | The functioning processes of different types of adders are analyzed through their modeling in Verilog within the Active-HDL environment. Timing diagrams were obtained, confirming the increased performance of adders with parallel execution of micro-operations compared to devices with sequential execution. |
| first_indexed | 2026-04-30T01:00:23Z |
| format | Article |
| id | oai:tkea.com.ua:article-1064 |
| institution | Technology and design in electronic equipment |
| keywords_txt_mv | keywords |
| language | Ukrainian |
| last_indexed | 2026-04-30T01:00:23Z |
| publishDate | 2005 |
| publisher | PE "Politekhperiodika", Book and Journal Publishers |
| record_format | ojs |
| spelling | oai:tkea.com.ua:article-10642026-04-29T15:52:35Z Model of an adder with parallel execution of micro-operations Модель сумматора с параллельным выполнением микроопераций Paulin, O. N. Shapo, F. S. Sinegub, N. I. floating-point adders timing diagrams modeling Active-HDL environment Verilog language суммирующие устройства чисел с плавающей запятой временные диаграммы моделирование среда Active-HDL язык Verilog The functioning processes of different types of adders are analyzed through their modeling in Verilog within the Active-HDL environment. Timing diagrams were obtained, confirming the increased performance of adders with parallel execution of micro-operations compared to devices with sequential execution. Анализируются процессы функционирования суммирующих устройств различных типов с помощью их моделирования на языке Verilog в среде Active-HDL. Получены временные диаграммы, подтверждающие повышение быстродействия суммирующих устройств с параллельным выполнением микроопераций по сравнению с устройствами с последовательным их выполнением. PE "Politekhperiodika", Book and Journal Publishers 2005-04-29 Article Article Peer-reviewed Article application/pdf https://www.tkea.com.ua/index.php/journal/article/view/TKEA2005.2.17 Technology and design in electronic equipment; No. 2 (2005): Tekhnologiya i konstruirovanie v elektronnoi apparature; 17-20 Технологія та конструювання в електронній апаратурі; № 2 (2005): Технология и конструирование в электронной аппаратуре; 17-20 3083-6549 3083-6530 uk https://www.tkea.com.ua/index.php/journal/article/view/TKEA2005.2.17/970 Copyright (c) 2005 Paulin O. N., Shapo F. S., Sinegub N. I. http://creativecommons.org/licenses/by/4.0/ |
| spellingShingle | суммирующие устройства чисел с плавающей запятой временные диаграммы моделирование среда Active-HDL язык Verilog Paulin, O. N. Shapo, F. S. Sinegub, N. I. Модель сумматора с параллельным выполнением микроопераций |
| title | Модель сумматора с параллельным выполнением микроопераций |
| title_alt | Model of an adder with parallel execution of micro-operations |
| title_full | Модель сумматора с параллельным выполнением микроопераций |
| title_fullStr | Модель сумматора с параллельным выполнением микроопераций |
| title_full_unstemmed | Модель сумматора с параллельным выполнением микроопераций |
| title_short | Модель сумматора с параллельным выполнением микроопераций |
| title_sort | модель сумматора с параллельным выполнением микроопераций |
| topic | суммирующие устройства чисел с плавающей запятой временные диаграммы моделирование среда Active-HDL язык Verilog |
| topic_facet | floating-point adders timing diagrams modeling Active-HDL environment Verilog language суммирующие устройства чисел с плавающей запятой временные диаграммы моделирование среда Active-HDL язык Verilog |
| url | https://www.tkea.com.ua/index.php/journal/article/view/TKEA2005.2.17 |
| work_keys_str_mv | AT paulinon modelofanadderwithparallelexecutionofmicrooperations AT shapofs modelofanadderwithparallelexecutionofmicrooperations AT sinegubni modelofanadderwithparallelexecutionofmicrooperations AT paulinon modelʹsummatorasparallelʹnymvypolneniemmikrooperacij AT shapofs modelʹsummatorasparallelʹnymvypolneniemmikrooperacij AT sinegubni modelʹsummatorasparallelʹnymvypolneniemmikrooperacij |