Контролепридатність схем в FPGA-проектах за ознакою розсіюваної потужності
The authors consider the checkability issues of FPGA designs and analyze the logical (structural and structurally functional) checkability. The paper describes the features of safety-related systems that can operate in normal and emergency mode. In these modes different input data are fed to the inp...
Saved in:
| Date: | 2019 |
|---|---|
| Main Authors: | , , , |
| Format: | Article |
| Language: | Ukrainian |
| Published: |
PE "Politekhperiodika", Book and Journal Publishers
2019
|
| Subjects: | |
| Online Access: | https://www.tkea.com.ua/index.php/journal/article/view/TKEA2019.1-2.03 |
| Tags: |
Add Tag
No Tags, Be the first to tag this record!
|
| Journal Title: | Technology and design in electronic equipment |
Institution
Technology and design in electronic equipment| id |
oai:tkea.com.ua:article-129 |
|---|---|
| record_format |
ojs |
| institution |
Technology and design in electronic equipment |
| baseUrl_str |
|
| datestamp_date |
2025-05-30T19:26:33Z |
| collection |
OJS |
| language |
Ukrainian |
| topic |
контролепридатність схем логічна форма розсіювана потужність FPGA-проектування коротке замикання моніторинг розсіюваної потужності регістр зсуву |
| spellingShingle |
контролепридатність схем логічна форма розсіювана потужність FPGA-проектування коротке замикання моніторинг розсіюваної потужності регістр зсуву Antoniuk, V. Drozd, A. Drozd, J. Stepova, H. Контролепридатність схем в FPGA-проектах за ознакою розсіюваної потужності |
| topic_facet |
checkability of circuits logical form power dissipation FPGA design power dissipation monitoring shifting register контролепридатність схем логічна форма розсіювана потужність FPGA-проектування коротке замикання моніторинг розсіюваної потужності регістр зсуву |
| format |
Article |
| author |
Antoniuk, V. Drozd, A. Drozd, J. Stepova, H. |
| author_facet |
Antoniuk, V. Drozd, A. Drozd, J. Stepova, H. |
| author_sort |
Antoniuk, V. |
| title |
Контролепридатність схем в FPGA-проектах за ознакою розсіюваної потужності |
| title_short |
Контролепридатність схем в FPGA-проектах за ознакою розсіюваної потужності |
| title_full |
Контролепридатність схем в FPGA-проектах за ознакою розсіюваної потужності |
| title_fullStr |
Контролепридатність схем в FPGA-проектах за ознакою розсіюваної потужності |
| title_full_unstemmed |
Контролепридатність схем в FPGA-проектах за ознакою розсіюваної потужності |
| title_sort |
контролепридатність схем в fpga-проектах за ознакою розсіюваної потужності |
| title_alt |
Checkability of the circuits in FPGA designs according to power dissipation |
| description |
The authors consider the checkability issues of FPGA designs and analyze the logical (structural and structurally functional) checkability. The paper describes the features of safety-related systems that can operate in normal and emergency mode. In these modes different input data are fed to the inputs of the digital circuits of the components, which leads to an expansion of the structurally functional checkability to dual-mode. The paper shows the problem of hidden faults, which can accumulate in the normal mode and manifest themselves in the emergency mode. The features of checkability of circuits in FPGA projects and its advantages important for critical applications are noted.The limitations of the logical checkability of the circuits are analyzed, as well as the possibility and expediency of expanding the traditionally used logical form to power usage checkability. The study defines the checkability of circuits in FPGA projects by power usage and determines its subtypes — lower and upper checkability.Lower checkability is important in identifying faults that lead to lower power usage, for example, in chains of common signals, such as reset or synchronization. The upper one is important for identifying faults that increase the level of power usage, for example, short-circuits. The authors identify the possibility of assessing the power usage checkability of FPGA projects in terms of the power dissipation or power consumption and indicate the possibility of developing upper checkability by the dissipated power. The features of power dissipation monitoring for FPGA projects are noted.An analytical assessment for the checkability of circuits for short-circuit faults, which increase the dissipated power, and the organization of monitoring its excess are proposed. Experiments in Quartus Prime Lite CAD to assess upper checkability by power dissipation of scalable shift register circuits, that are implemented in FPGA projects, based on default IP-Core and a custom VHDL description, are carried out. The paper presents experimental results, that estimate the dependence of the checkability level on the area, occupied by the circuit on the FPGA chip. |
| publisher |
PE "Politekhperiodika", Book and Journal Publishers |
| publishDate |
2019 |
| url |
https://www.tkea.com.ua/index.php/journal/article/view/TKEA2019.1-2.03 |
| work_keys_str_mv |
AT antoniukv checkabilityofthecircuitsinfpgadesignsaccordingtopowerdissipation AT drozda checkabilityofthecircuitsinfpgadesignsaccordingtopowerdissipation AT drozdj checkabilityofthecircuitsinfpgadesignsaccordingtopowerdissipation AT stepovah checkabilityofthecircuitsinfpgadesignsaccordingtopowerdissipation AT antoniukv kontrolepridatnístʹshemvfpgaproektahzaoznakoûrozsíûvanoípotužností AT drozda kontrolepridatnístʹshemvfpgaproektahzaoznakoûrozsíûvanoípotužností AT drozdj kontrolepridatnístʹshemvfpgaproektahzaoznakoûrozsíûvanoípotužností AT stepovah kontrolepridatnístʹshemvfpgaproektahzaoznakoûrozsíûvanoípotužností |
| first_indexed |
2025-09-24T17:30:25Z |
| last_indexed |
2025-09-24T17:30:25Z |
| _version_ |
1850410212425465856 |
| spelling |
oai:tkea.com.ua:article-1292025-05-30T19:26:33Z Checkability of the circuits in FPGA designs according to power dissipation Контролепридатність схем в FPGA-проектах за ознакою розсіюваної потужності Antoniuk, V. Drozd, A. Drozd, J. Stepova, H. checkability of circuits logical form power dissipation FPGA design power dissipation monitoring shifting register контролепридатність схем логічна форма розсіювана потужність FPGA-проектування коротке замикання моніторинг розсіюваної потужності регістр зсуву The authors consider the checkability issues of FPGA designs and analyze the logical (structural and structurally functional) checkability. The paper describes the features of safety-related systems that can operate in normal and emergency mode. In these modes different input data are fed to the inputs of the digital circuits of the components, which leads to an expansion of the structurally functional checkability to dual-mode. The paper shows the problem of hidden faults, which can accumulate in the normal mode and manifest themselves in the emergency mode. The features of checkability of circuits in FPGA projects and its advantages important for critical applications are noted.The limitations of the logical checkability of the circuits are analyzed, as well as the possibility and expediency of expanding the traditionally used logical form to power usage checkability. The study defines the checkability of circuits in FPGA projects by power usage and determines its subtypes — lower and upper checkability.Lower checkability is important in identifying faults that lead to lower power usage, for example, in chains of common signals, such as reset or synchronization. The upper one is important for identifying faults that increase the level of power usage, for example, short-circuits. The authors identify the possibility of assessing the power usage checkability of FPGA projects in terms of the power dissipation or power consumption and indicate the possibility of developing upper checkability by the dissipated power. The features of power dissipation monitoring for FPGA projects are noted.An analytical assessment for the checkability of circuits for short-circuit faults, which increase the dissipated power, and the organization of monitoring its excess are proposed. Experiments in Quartus Prime Lite CAD to assess upper checkability by power dissipation of scalable shift register circuits, that are implemented in FPGA projects, based on default IP-Core and a custom VHDL description, are carried out. The paper presents experimental results, that estimate the dependence of the checkability level on the area, occupied by the circuit on the FPGA chip. Розглядаються питання контролепридатності схем FPGA-проектів. Аналізується логічна контролепридатність та її різновиди: структурна і структурно-функціональна. Відзначаються особливості систем критичного застосування, функціонування яких поділяється на два режими — нормаль¬ний та аварійний, в яких на входи цифрових схем компонентів подаються різні вхідні дані, що обумовлює розширення структурно-функціональної контролепридатності до дворежимної. Відмічається створення проблеми виявлення прихованих несправностей, які можуть накопичуватися в нормальному режимі та проявлятися в аварійному. Відзначаються особливості контролепридатності схем в FPGA проектах і її переваги, важливі для критичних додатків. Аналізуються обмеження логічної контролепридатності схем, а також можливість і доцільність розширення традиційно використовуваної логічної форми до контролепридатності за ознакою енергоспоживання. Визначається контролепридатність схем в FPGA- проектах за енергоспоживанням та ії різновиди: нижня та верхня. Нижня контролепридатність важли¬ва для виявлення несправностей, що призводять до зниження енергоспоживання, наприклад в ланцюгах загальних сигналів, таких як скидання або синхронізація. Верхня важлива для виявлення несправностей, що підвищують рівень енергоспоживання, наприклад короткі замикання. Визначаються можливості оцінки контролепридатності за енергоспоживанням FPGA-проектів за показниками розсіюваної або споживаної потужності та вказується доцільність розвитку верхньої контролепридатності за розсіюваною потужністю. Зазначаються особливості моніторингу розсіюваної потужності для FPGA- проектів. Пропонується аналітична оцінка придатності схем для діагностування несправностей, що підвищують розсіювану потужність, таких як коротке замикання, і організація моніторингу її переви¬щення. Проводяться експерименти в САПР Quartus Prime Lite по оцінці верхньої контролепридатності за розсіюваною потужністю масштабованих схем регістрів зсуву, що реалізовані в FPGA-проектах на базі вбудованого IP-Core, та користувацького VHDL-опису. Наводяться результати експериментів, що оцінюють залежність рівня контролепридатності від площі, що займає схема на кристалі FPGA. PE "Politekhperiodika", Book and Journal Publishers 2019-04-29 Article Article Peer-reviewed Article application/pdf https://www.tkea.com.ua/index.php/journal/article/view/TKEA2019.1-2.03 10.15222/TKEA2019.1-2.03 Technology and design in electronic equipment; No. 1–2 (2019): Tekhnologiya i konstruirovanie v elektronnoi apparature; 3-9 Технологія та конструювання в електронній апаратурі; № 1–2 (2019): Технология и конструирование в электронной аппаратуре; 3-9 3083-6549 3083-6530 10.15222/TKEA2019.1-2 uk https://www.tkea.com.ua/index.php/journal/article/view/TKEA2019.1-2.03/118 Copyright (c) 2019 Antoniuk V. V., Drozd A. V., Drozd J. V., Stepova H. S. http://creativecommons.org/licenses/by/4.0/ |