Проектирование сумматоров в среде Active-HDL с предварительным анализом характеристик
A series of original floating-point adders has been designed. The results of analyzing their operation, based on functional models written in Verilog HDL and simulated in the Active-HDL environment, confirm that preliminary determination of l least significant bits of the exponent difference (align...
Gespeichert in:
| Datum: | 2007 |
|---|---|
| Hauptverfasser: | , , , |
| Format: | Artikel |
| Sprache: | Ukrainisch |
| Veröffentlicht: |
PE "Politekhperiodika", Book and Journal Publishers
2007
|
| Schlagworte: | |
| Online Zugang: | https://www.tkea.com.ua/index.php/journal/article/view/TKEA2007.3.09 |
| Tags: |
Tag hinzufügen
Keine Tags, Fügen Sie den ersten Tag hinzu!
|
| Назва журналу: | Technology and design in electronic equipment |
Institution
Technology and design in electronic equipment| _version_ | 1859691501240451072 |
|---|---|
| author | Paulin, O. N. Shapo, F. S. Sinegub, N. I. Poleschuk, S. O. |
| author_facet | Paulin, O. N. Shapo, F. S. Sinegub, N. I. Poleschuk, S. O. |
| author_sort | Paulin, O. N. |
| baseUrl_str | |
| collection | OJS |
| datestamp_date | 2026-03-14T11:44:24Z |
| description |
A series of original floating-point adders has been designed. The results of analyzing their operation, based on functional models written in Verilog HDL and simulated in the Active-HDL environment, confirm that preliminary determination of l least significant bits of the exponent difference (alignment difference) reduces hardware cost while decreasing performance as l increases.
|
| first_indexed | 2026-03-15T02:00:21Z |
| format | Article |
| id | oai:tkea.com.ua:article-843 |
| institution | Technology and design in electronic equipment |
| keywords_txt_mv | keywords |
| language | Ukrainian |
| last_indexed | 2026-03-15T02:00:21Z |
| publishDate | 2007 |
| publisher | PE "Politekhperiodika", Book and Journal Publishers |
| record_format | ojs |
| spelling | oai:tkea.com.ua:article-8432026-03-14T11:44:24Z Design of adders in the Active-HDL environment with preliminary analysis of characteristics Проектирование сумматоров в среде Active-HDL с предварительным анализом характеристик Paulin, O. N. Shapo, F. S. Sinegub, N. I. Poleschuk, S. O. Verilog language Active-HDL environment digital device modeling floating-point adders alignment difference hardware cost timing diagrams язык VERILOG среда Active-HDL моделирование цифровых устройств суммирующие устройства чисел с плавающей запятой выравнивающая разность временные диаграммы аппаратные затраты A series of original floating-point adders has been designed. The results of analyzing their operation, based on functional models written in Verilog HDL and simulated in the Active-HDL environment, confirm that preliminary determination of l least significant bits of the exponent difference (alignment difference) reduces hardware cost while decreasing performance as l increases. язык VERILOG, среда Active-HDL, моделирование цифровых устройств, суммирующие устройства чисел с плавающей запятой, выравнивающая разность, временные диаграммы, аппаратные затраты. Проектируется ряд оригинальных суммирующих устройств чисел с плавающей запятой. Результаты анализа функционирования суммирующих устройств с предварительным определением значений l младших разрядов разности порядков (выравнивающей разности) на основе моделирования их функциональных моделей на HDL-языке Verilog в среде Active-HDL подтверждают сокращение аппаратных затрат при увеличении значения l c понижением при этом быстродействия. PE "Politekhperiodika", Book and Journal Publishers 2007-06-29 Article Article Peer-reviewed Article application/pdf https://www.tkea.com.ua/index.php/journal/article/view/TKEA2007.3.09 Technology and design in electronic equipment; No. 3 (2007): Tekhnologiya i konstruirovanie v elektronnoi apparature; 9-14 Технологія та конструювання в електронній апаратурі; № 3 (2007): Технология и конструирование в электронной аппаратуре; 9-14 3083-6549 3083-6530 uk https://www.tkea.com.ua/index.php/journal/article/view/TKEA2007.3.09/765 Copyright (c) 2007 Paulin O. N., Shapo F. S., Sinegub N. I., Poleschuk S. O. http://creativecommons.org/licenses/by/4.0/ |
| spellingShingle | язык VERILOG среда Active-HDL моделирование цифровых устройств суммирующие устройства чисел с плавающей запятой выравнивающая разность временные диаграммы аппаратные затраты Paulin, O. N. Shapo, F. S. Sinegub, N. I. Poleschuk, S. O. Проектирование сумматоров в среде Active-HDL с предварительным анализом характеристик |
| title | Проектирование сумматоров в среде Active-HDL с предварительным анализом характеристик |
| title_alt | Design of adders in the Active-HDL environment with preliminary analysis of characteristics |
| title_full | Проектирование сумматоров в среде Active-HDL с предварительным анализом характеристик |
| title_fullStr | Проектирование сумматоров в среде Active-HDL с предварительным анализом характеристик |
| title_full_unstemmed | Проектирование сумматоров в среде Active-HDL с предварительным анализом характеристик |
| title_short | Проектирование сумматоров в среде Active-HDL с предварительным анализом характеристик |
| title_sort | проектирование сумматоров в среде active-hdl с предварительным анализом характеристик |
| topic | язык VERILOG среда Active-HDL моделирование цифровых устройств суммирующие устройства чисел с плавающей запятой выравнивающая разность временные диаграммы аппаратные затраты |
| topic_facet | Verilog language Active-HDL environment digital device modeling floating-point adders alignment difference hardware cost timing diagrams язык VERILOG среда Active-HDL моделирование цифровых устройств суммирующие устройства чисел с плавающей запятой выравнивающая разность временные диаграммы аппаратные затраты |
| url | https://www.tkea.com.ua/index.php/journal/article/view/TKEA2007.3.09 |
| work_keys_str_mv | AT paulinon designofaddersintheactivehdlenvironmentwithpreliminaryanalysisofcharacteristics AT shapofs designofaddersintheactivehdlenvironmentwithpreliminaryanalysisofcharacteristics AT sinegubni designofaddersintheactivehdlenvironmentwithpreliminaryanalysisofcharacteristics AT poleschukso designofaddersintheactivehdlenvironmentwithpreliminaryanalysisofcharacteristics AT paulinon proektirovaniesummatorovvsredeactivehdlspredvaritelʹnymanalizomharakteristik AT shapofs proektirovaniesummatorovvsredeactivehdlspredvaritelʹnymanalizomharakteristik AT sinegubni proektirovaniesummatorovvsredeactivehdlspredvaritelʹnymanalizomharakteristik AT poleschukso proektirovaniesummatorovvsredeactivehdlspredvaritelʹnymanalizomharakteristik |