Проектирование сумматоров в среде Active-HDL с предварительным анализом характеристик

• Дата: 2007
• Автори: Paulin, O. N., Shapo, F. S., Sinegub, N. I., Poleschuk, S. O.
• Формат: Стаття
• Мова: Українська
• Опубліковано: PE "Politekhperiodika", Book and Journal Publishers 2007
• Теми: язык VERILOG; среда Active-HDL; моделирование цифровых устройств; суммирующие устройства чисел с плавающей запятой; выравнивающая разность; временные диаграммы; аппаратные затраты
• Онлайн доступ: https://www.tkea.com.ua/index.php/journal/article/view/TKEA2007.3.09
• Назва журналу: Technology and design in electronic equipment

A series of original floating-point adders has been designed. The results of analyzing their operation, based on functional models written in Verilog HDL and simulated in the Active-HDL environment, confirm that preliminary determination of l least significant bits of the exponent difference (align...